JPS62135013A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPS62135013A JPS62135013A JP60274357A JP27435785A JPS62135013A JP S62135013 A JPS62135013 A JP S62135013A JP 60274357 A JP60274357 A JP 60274357A JP 27435785 A JP27435785 A JP 27435785A JP S62135013 A JPS62135013 A JP S62135013A
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- JP
- Japan
- Prior art keywords
- output
- circuit
- gate
- input
- field effect
- Prior art date
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- Pending
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路における出力回路（例えば、出
力パッド）に関し、特に、大容量の負荷を駆動する出力
回路に関する。
力パッド）に関し、特に、大容量の負荷を駆動する出力
回路に関する。
従来の半導体集積回路における出力回路として。
ＣＭＯ８にて実現された回路を第２図に示す。従来。
第２図に示すように、出力回路入力端子７に印加された
入力値により、インバータ９がＰチャネルＭＯ８出力ト
ランジスタ５及びＮチャネルＭＯ８出カドラン・ノスタ
６を駆動し、入力値を外部端子（出力回路出力端子）８
に出力する出力回路が用いられていた。
入力値により、インバータ９がＰチャネルＭＯ８出力ト
ランジスタ５及びＮチャネルＭＯ８出カドラン・ノスタ
６を駆動し、入力値を外部端子（出力回路出力端子）８
に出力する出力回路が用いられていた。
上述した従来の出力回路では、入力値の変化時に、Ｐチ
ャネル出力トランジスタ５及びＮチャネル出カドランジ
スタロが共にオン状態となり、該出力トランジスタの駆
動能力が高い場合、該出力トランジスタを介して、正電
源■ＤＤから負電源ＶＳＳに大電流が貫通電流として流
れる。この現象によシ、消費電流が増加し、大電流によ
る素子の破壊を生じる。特に、ディジタル・アナログ混
在の半導体集積回路では、電源線電位の変動によるアナ
ログ回路の特性の低下や誤動作が生じるという欠点があ
った。
ャネル出力トランジスタ５及びＮチャネル出カドランジ
スタロが共にオン状態となり、該出力トランジスタの駆
動能力が高い場合、該出力トランジスタを介して、正電
源■ＤＤから負電源ＶＳＳに大電流が貫通電流として流
れる。この現象によシ、消費電流が増加し、大電流によ
る素子の破壊を生じる。特に、ディジタル・アナログ混
在の半導体集積回路では、電源線電位の変動によるアナ
ログ回路の特性の低下や誤動作が生じるという欠点があ
った。
本発明の目的は、一対の出力トランジスタが同時にＯＮ
状態となることを防止できる出力回路を提供することに
ある。
状態となることを防止できる出力回路を提供することに
ある。
本発明によれば、第１のケ°−ト回路の第１の入力端子
及び第２のゲート回路の第１の入力端子を出力回路入力
端子に接続し、第１の絶縁ゲート型電界効果トランジス
タのドレイン電極を正電源に接続し、該第１の絶縁ゲー
ト型電界効果トランジスタのソース電極を出力回路出力
端子に接続し。
及び第２のゲート回路の第１の入力端子を出力回路入力
端子に接続し、第１の絶縁ゲート型電界効果トランジス
タのドレイン電極を正電源に接続し、該第１の絶縁ゲー
ト型電界効果トランジスタのソース電極を出力回路出力
端子に接続し。
第２の絶縁ゲート型電界効果トランジスタのドレイン電
極を前記出力回路出力端子に接続し、該第２の絶縁ゲー
ト型電界効果トランジスタのソース電極を負電源に接続
し、前記第１のケ゛−ト回路の出力を前記第１の絶縁ケ
゛−ト型電界効果トランジスタのケ゛−ト電極及び前記
第２のケ゛−ト回路の第２の入力に接続し、前記第２０
ケ゛−ト回路の出力を前記第２の絶縁ゲート型電界効果
トランジスタのゲート電極及び前記第１のゲート回路の
第２の入力に接続したことを特徴とする出力回路が得ら
れる。
極を前記出力回路出力端子に接続し、該第２の絶縁ゲー
ト型電界効果トランジスタのソース電極を負電源に接続
し、前記第１のケ゛−ト回路の出力を前記第１の絶縁ケ
゛−ト型電界効果トランジスタのケ゛−ト電極及び前記
第２のケ゛−ト回路の第２の入力に接続し、前記第２０
ケ゛−ト回路の出力を前記第２の絶縁ゲート型電界効果
トランジスタのゲート電極及び前記第１のゲート回路の
第２の入力に接続したことを特徴とする出力回路が得ら
れる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例による出力回路を示しておシ
、出力トランジスタがＣＭＯ８で構成された場合を示し
ている。出力回路入力端子７にＮＯＲケ゛−ト回路１及
びＮＡＮＤゲート回路２の第１の入力を接続する。ＮＯ
Ｒゲート回路１の出力をインバータ回路３の入力に接続
する。ＮＡＮＤｆ−１回路２の出力をインバータ回路４
の入力に接続する。ＰチャネルＭＯ８）ランジスタ５の
ドレイン電極を正電源ｖＤＤに接続し、ソース電極を出
力回路出力端子８に接続する。ＮチャネルＭＯ８）ラン
ジスタロのドレイン電極を、出力回路出力端子８に接続
し、ソース電極を負電源ＶＳＳに接続する。インバータ
回路３の出力をＰチャネルＭＯ８）ランジスタ５のゲー
ト電極及びＮＡＮＤゲート回路２の第２の入力に接続し
、インバータ回路４の出力を、ＮチャネルＭＯ８）ラン
ジスタロのゲート電極及びＮＯＲゲート回路１の第２の
入力に接続する。
、出力トランジスタがＣＭＯ８で構成された場合を示し
ている。出力回路入力端子７にＮＯＲケ゛−ト回路１及
びＮＡＮＤゲート回路２の第１の入力を接続する。ＮＯ
Ｒゲート回路１の出力をインバータ回路３の入力に接続
する。ＮＡＮＤｆ−１回路２の出力をインバータ回路４
の入力に接続する。ＰチャネルＭＯ８）ランジスタ５の
ドレイン電極を正電源ｖＤＤに接続し、ソース電極を出
力回路出力端子８に接続する。ＮチャネルＭＯ８）ラン
ジスタロのドレイン電極を、出力回路出力端子８に接続
し、ソース電極を負電源ＶＳＳに接続する。インバータ
回路３の出力をＰチャネルＭＯ８）ランジスタ５のゲー
ト電極及びＮＡＮＤゲート回路２の第２の入力に接続し
、インバータ回路４の出力を、ＮチャネルＭＯ８）ラン
ジスタロのゲート電極及びＮＯＲゲート回路１の第２の
入力に接続する。
ここで、正電源ＶＤＤの電位を論理値で′１”。
負電源ＶＳ８の電位を論理値で０”としたとき。
出力回路入力端子７に印加されている入力値が１”のと
き、Ｎ０Ｒゲート回路１の出力はｏ”。
き、Ｎ０Ｒゲート回路１の出力はｏ”。
インバータ回路３の出力は１となり、ＰチャネルＭＯ８
）ランジスタ５はオフ状態となる。また。
）ランジスタ５はオフ状態となる。また。
ＮＡＮＤゲート回路２の出力は０”、インバータ回路４
の出力は１”となり、ＮチャネルＭＯ８）ランジスタロ
はオン状態となり、出方回路出力端子（外部端子）８に
は“Ｏ”が出力される。いま。
の出力は１”となり、ＮチャネルＭＯ８）ランジスタロ
はオン状態となり、出方回路出力端子（外部端子）８に
は“Ｏ”が出力される。いま。
出力回路入力端子７の入力値が ｎ １ ｎからｏ”に
変化するとＮＡＮＤゲート回路２の出力が１”となりイ
ンバータ回路４の出力が０″となり、ＮチャネルＭＯ８
トランジスタ６がオフ状態となる。
変化するとＮＡＮＤゲート回路２の出力が１”となりイ
ンバータ回路４の出力が０″となり、ＮチャネルＭＯ８
トランジスタ６がオフ状態となる。
その後、 ＮＯＲゲート回路１の出力が１１ 、１１と
なりインバータ回路３の出力が“０″となり、Ｐチャネ
ルＭＯ８）ランジスタ５がオン状態となり、出力回路出
力端子（外部端子）８に”１″が出力される。また、出
力回路入力端子７０入力値がＩＴ ＯＩＴから６１″に
変化すると、 ＮＯＲゲート回路１の出力がｎＯ″とな
り、インバータ回路３の出力が１”となシＰチャネルＭ
ＯＳトランジスタ５がオフ状態となる。その後、 ＮＡ
ＮＤ ｒ −ト回路２の出力がＯ”となり、インバータ
回路４の出力がＮ Ｉ ＩＴとなり、ＮチャネルＭＯ３
）ランジスタロがオン状態となり、出力回路出力端子８
に０″′が出力される。したがって、ＰチャネルＭＯ３
）ランジスタ５及びＮチャネルＭＯ８）ランノスタ６が
同時にＯＮ状態になることはない。
なりインバータ回路３の出力が“０″となり、Ｐチャネ
ルＭＯ８）ランジスタ５がオン状態となり、出力回路出
力端子（外部端子）８に”１″が出力される。また、出
力回路入力端子７０入力値がＩＴ ＯＩＴから６１″に
変化すると、 ＮＯＲゲート回路１の出力がｎＯ″とな
り、インバータ回路３の出力が１”となシＰチャネルＭ
ＯＳトランジスタ５がオフ状態となる。その後、 ＮＡ
ＮＤ ｒ −ト回路２の出力がＯ”となり、インバータ
回路４の出力がＮ Ｉ ＩＴとなり、ＮチャネルＭＯ３
）ランジスタロがオン状態となり、出力回路出力端子８
に０″′が出力される。したがって、ＰチャネルＭＯ３
）ランジスタ５及びＮチャネルＭＯ８）ランノスタ６が
同時にＯＮ状態になることはない。
以上説明したように１本発明は、第１のゲート回路１，
３の第１の入力と、第２のケ゛−ト回路２゜４の第１の
入力とを、出力回路入力端子７に接続し、第１の絶縁ゲ
ート型電界効果トランジスタ５のドレイン電極を正電源
ｖＤＤに接続し、第１の絶縁ゲート型電界効果トランジ
スタのソース電極全出力回路出力端子８に接続し、第２
の絶縁ゲート型電界効果トランジスタ６のドレイン電極
を出力回路出力端子８に接続し、第２の絶縁ゲート型電
界効果トランジスタのソース電極を負電源ＶＳＳに接続
する。特に２本発明は、第１のゲート回路の出力を第１
の絶縁ゲート型電界効果トランジスタのゲート電極と、
第２のゲート回路の第２の入力とに接続し、第２のゲー
ト回路の出力を第２の絶縁ゲート型電界効果トランジス
タのゲート電極と第１のケ゛−ト回路の第２の入力に接
続して構成することにより、出力回路入力端子に印加す
る入力値の変化時に、第１の絶縁ゲート型電界効果トラ
ンノスタと第２の絶縁ケ゛−ト型電界効果トランジスタ
が同時にＯＮ状態となることを防止する。この結果１本
発明では、出力回路において正電源から負電源への大電
流の貫通を防止し、消費電流の低減を実現し、電源線電
位の変動による誤動作、大電流による素子の破壊を防止
することができる効果がある。
３の第１の入力と、第２のケ゛−ト回路２゜４の第１の
入力とを、出力回路入力端子７に接続し、第１の絶縁ゲ
ート型電界効果トランジスタ５のドレイン電極を正電源
ｖＤＤに接続し、第１の絶縁ゲート型電界効果トランジ
スタのソース電極全出力回路出力端子８に接続し、第２
の絶縁ゲート型電界効果トランジスタ６のドレイン電極
を出力回路出力端子８に接続し、第２の絶縁ゲート型電
界効果トランジスタのソース電極を負電源ＶＳＳに接続
する。特に２本発明は、第１のゲート回路の出力を第１
の絶縁ゲート型電界効果トランジスタのゲート電極と、
第２のゲート回路の第２の入力とに接続し、第２のゲー
ト回路の出力を第２の絶縁ゲート型電界効果トランジス
タのゲート電極と第１のケ゛−ト回路の第２の入力に接
続して構成することにより、出力回路入力端子に印加す
る入力値の変化時に、第１の絶縁ゲート型電界効果トラ
ンノスタと第２の絶縁ケ゛−ト型電界効果トランジスタ
が同時にＯＮ状態となることを防止する。この結果１本
発明では、出力回路において正電源から負電源への大電
流の貫通を防止し、消費電流の低減を実現し、電源線電
位の変動による誤動作、大電流による素子の破壊を防止
することができる効果がある。
第１図は本発明の１実施例による出力回路の回路図であ
り、第２図は従来の出力回路の回路図である。 １ ： ＮＯＲゲート回路、 ２ ： ＮＡＮＤゲート
回路、３゜４：インバータ回路、５：ＰチャネルＭＯ８
）ランジスタウ６：ＮチヤネルＭＯ８トランジスタ、７
：出力回路入力端子、８：出力回路出力端子、９：イン
バータ回路＋ ＶＤＤ ：正電源＋ ”８８ ：負電源
。 代理人（７７８３）弁理士池田憲保 １図 第 ＳＳ
り、第２図は従来の出力回路の回路図である。 １ ： ＮＯＲゲート回路、 ２ ： ＮＡＮＤゲート
回路、３゜４：インバータ回路、５：ＰチャネルＭＯ８
）ランジスタウ６：ＮチヤネルＭＯ８トランジスタ、７
：出力回路入力端子、８：出力回路出力端子、９：イン
バータ回路＋ ＶＤＤ ：正電源＋ ”８８ ：負電源
。 代理人（７７８３）弁理士池田憲保 １図 第 ＳＳ
Claims (1)
- １、第１のゲート回路の第１の入力端子及び、第２のゲ
ート回路の第１の入力端子を出力回路入力端子に接続し
、第１の絶縁ゲート型電界効果トランジスタのドレイン
電極を正電源に接続し、該第１の絶縁ゲート型電界効果
トランジスタのソース電極を出力回路出力端子に接続し
、第２の絶縁ゲート型電界効果トランジスタのドレイン
電極を前記出力回路出力端子に接続し、該第２の絶縁ゲ
ート型電界効果トランジスタのソース電極を負電源に接
続し、前記第１のゲート回路の出力を前記第１の絶縁ゲ
ート型電界効果トランジスタのゲート電極及び前記第２
のゲート回路の第２の入力に接続し、前記第２のゲート
回路の出力を前記第２の絶縁ゲート型電界効果トランジ
スタのゲート電極及び前記第１のゲート回路の第２の入
力に接続したことを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60274357A JPS62135013A (ja) | 1985-12-07 | 1985-12-07 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60274357A JPS62135013A (ja) | 1985-12-07 | 1985-12-07 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62135013A true JPS62135013A (ja) | 1987-06-18 |
Family
ID=17540528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60274357A Pending JPS62135013A (ja) | 1985-12-07 | 1985-12-07 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62135013A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02159819A (ja) * | 1988-12-13 | 1990-06-20 | Nec Corp | 出力回路 |
| US5126588A (en) * | 1987-03-16 | 1992-06-30 | Sgs-Thomson Microelectronics Gmbh | Digital push-pull driver circuit |
| US5155398A (en) * | 1990-12-21 | 1992-10-13 | Motorola, Inc. | Control circuit for high power switching transistor |
| JPH05254014A (ja) * | 1991-10-24 | 1993-10-05 | Rhone Poulenc Films | 配向性半結晶質ポリエステルフィルム、その製造方法及び磁気コーティング用基材としてのその使用 |
-
1985
- 1985-12-07 JP JP60274357A patent/JPS62135013A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126588A (en) * | 1987-03-16 | 1992-06-30 | Sgs-Thomson Microelectronics Gmbh | Digital push-pull driver circuit |
| JPH02159819A (ja) * | 1988-12-13 | 1990-06-20 | Nec Corp | 出力回路 |
| US5155398A (en) * | 1990-12-21 | 1992-10-13 | Motorola, Inc. | Control circuit for high power switching transistor |
| JPH05254014A (ja) * | 1991-10-24 | 1993-10-05 | Rhone Poulenc Films | 配向性半結晶質ポリエステルフィルム、その製造方法及び磁気コーティング用基材としてのその使用 |
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