JPH0351314B2 - - Google Patents

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JPH0351314B2
JPH0351314B2 JP61278513A JP27851386A JPH0351314B2 JP H0351314 B2 JPH0351314 B2 JP H0351314B2 JP 61278513 A JP61278513 A JP 61278513A JP 27851386 A JP27851386 A JP 27851386A JP H0351314 B2 JPH0351314 B2 JP H0351314B2
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layer
region
voltage
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cell
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Description

【発明の詳細な説明】 (イ) 産業上の利用分野 本発明は半導体装置に関し、特に半導体RAM
メモリ装置に関する。
(ロ) 従来の技術 １トランジスタ型の半導体メモリセルは、1975
年９月30日に公告されたＮ・キタガワによるテキ
サス・インストルメンツ社の米国特許第3909631
号および1973年９月13日発行のElectronics第116
頁に示されているＮチヤネル・シリコン・ゲー
ト・MOS RAMに用いられる。この型で最も多
く製造されている半導体メモリ装置は4096ビツト
すなわち212ビツトを含み、産業界では4K RAM
と呼ばれている。半導体装置の製造コストは、実
際の回路に含まれる小さなシリコン・チツプのコ
ストよりもむしろボンデイング、パツケージン
グ、試験、ハンドリング等の費用が主たるもので
ある。従つて、与えられたチツプ・サイズ、例え
ば750000μm2内に収容することができる回路はど
のようなものであつても全てほぼ同一のコストに
なる。チツプにおいて“16K”すなわち16384
（214）メモリ・セルすなわちビツトの形成によつ
て、適正な歩留りが得られるならば、１ビツト当
りのコストは大幅に低減させることができる。チ
ツプの寸法が大きくなるに従い、歩留りが低減す
るため、一辺が約4500μｍ以上の寸法では歩留り
の減少で評価が行なわれる。従つて、RAMにお
いては、各ビツトまたはセルによつて占有される
面積を低少させることが望ましい。
２重の多結晶シリコン層を用いたＮチヤネル
MOS1トランジスタ・メモリにおける一つの型
は、1976年１月12日に同じく出願された本発明者
によるテキサス・インストルメンツ社の米国特許
出願第648594号に示されている。本発明は本発明
者による前記出願のセルを改良するものである。
MOS ICにおける１トランジスタ・セルは、
1967年11月７日に公告されたテキサス・インスト
ルメンツ社の米国特許第3350760号に示された酸
化シリコン誘導体を有する型の蓄積コンデンサを
用いる。これらはいわゆるゲート型すなわち電圧
依存型のものであつてもよく、1975年12月29日に
同じく出願されたジエラルド・Ｄ・ロージヤーズ
によるテキサス・インストルメンツ社の米国特許
出願第645171号に示されているイオン打ち込み領
域を有するものであつてもよい。
従来の１トランジスタ・セルにおいて、集積度
を高めるため、いわゆる多層ポリ構造が知られて
いる。
(ハ) 発明が解決しようとする問題点 従来の多層ポリ構造にあつては、配線の断線や
短絡を生じ易いという問題点を有していた。
(ニ) 問題点を解決するための手段及びその作用 上記問題点に鑑み、本願発明によれば、半導体
基板上に絶縁層を介して形成された屈曲パターン
形状の下部側導電層と、この下部側導電層の上部
側に絶縁層を介して形成された上部側導電層と、
を備えた半導体装置において、前記下部導電層の
屈曲部分の内角角度を直角よりも大きな角度にす
ることにより、表面凹凸の増加に伴う配線の断線
や短絡の発生を抑制することができる。
(ホ) 実施例 本発明の明確な特性による新規な特徴は特許請
求の範囲に記載されているが、本発明そのもの
は、その他の特徴および効果と同じように、付図
を参照して特定の実施例による次の詳細な説明か
らよく理解される。
第１図を参照すると、本発明によるMOS
RAMセルの物理的な配列が示されている。各セ
ルは第２図の電気的概要図にも示されているよう
に、一つのMOSトランジスタと一つの蓄積コン
デンサを備えている。センス線１２はN+拡散領
域によつて与えられる。すなわち、これらのセン
ス線１２は、一つの列における多数のセルに接続
されたＹアドレス線である。例えば、セルのそれ
ぞれがセンス線１２に接続されたMOSアクセ
ス・トランジスタ１０とコンデンサ11を有し、一
つの列に128個のセルがあつてもよい。この型の
センス増幅器は、ホワイトおよびキタガワによる
テキサス・インストメンツ社の1976年６月１日、
米国特許出願、第691734号に示され、各列または
センス線の中央に位置してもよい。金属ストリツ
プはＸアドレスすなわち行選択線１３であり、行
選択線１３は一つの行における全てのトランジス
タ、例えば16K RAMにおける128個のトランジ
スタの各ゲートに接続される。第１図の二つのセ
ルによつて占有された面積は約25μm2以上すなわ
ち１セル当り12.5μm2以上である。
第１図と共に第３ａ図〜第３ｄ図に詳しく示さ
れるように、各MOSトランジスタ１０はソース
（またはドレイン）を形成するN+拡散領域１４を
含む。N+拡散領域１４は細長い連続的なN+領域
であるセンス線１２の一部である。更にMOSア
クセス・トランジスタ１０は、後で説明されるよ
うに第２レベルの多結晶シリコン層１５によつて
形成されたゲートを含む。MOSトランジスタの
ドレイン１６はコンデンサ１１の下のイオン打ち
込み反転領域１７の端部により生成される。イオ
ン打ち込み領域１７により、この領域を反転する
に必要な電圧が従来必要したものよりも大幅に低
いという本発明の第１の特徴が得られる。薄いシ
リコン酸化物層１８はMOSアクセス・トランジ
スタ１０に対するゲート絶縁体として働き、分離
された薄いシリコン酸化物層１９はコンデンサ１
１の誘電体となる。本発明の特徴の一つによれ
ば、シリコン酸化物層１８および１９は厚さを異
にすることができる。コンデンサ１１の上部プレ
ートは、本発明の一特徴によれば、電圧が約1/2
Vddとすることができる電源電圧Vcに接続され
た延長ストリツプである第１のレベルの多結晶シ
リコン層２０によつて与えられる。この第１レベ
ル多結晶シリコン層２０は、第１図に示されるよ
うに、屈曲パターン形状に形成され、且つ、屈曲
部の内角角度は直角よりも大きな角度となつてい
る。第１レベル多結晶シリコン層２０をこのよう
に構成することにより、第１及び第２のレベル多
結晶シリコン層１５及び２０間の短絡現象の発生
率を低下させ、絶縁破壊電圧を向上させるととも
に、主として第２レベル多結晶シリコン層１５の
断線の発生率を低下させることが出来る。イオン
打ち込み領域１７が第１の多結晶シリコン層２０
の縁を越えて延在し、ドレイン１６における高い
抵抗のギヤツプを防ぐということは重要である。
このことは製造方法の説明で明らかにされる。シ
リコン酸化物層２１は第１レベルの多結晶シリコ
ン層２０および第２の多結晶シリコン層１５を分
離させ、厚い層２２は多結晶シリコンの両層と共
にチツプ全体を覆う。第３ｂ図に示すように行選
択線１３を形成する金属ストリツプは、シリコン
酸化物層２２を覆い、コンタクト領域２３で第２
の多結晶シリコン層１５と接触するように下に広
がる。
ここで第１図のセルの一製造方法を第４ａ図〜
第４ｇ図を参照して説明しよう。出発物質は単結
晶の半導体シリコン・スライスであり、直径約
76.2mm、厚さ約1250μｍである。ただし、第４ａ
図ではシリコン・スライスの非常に小さな基板３
０のみが示されており、この基板３０の寸法は非
常に誇張されている。第４ａ図〜第４ｅ図に示さ
れている基板３０の小さな領域は、１個のセル
（すなわち第１図において隣接した２個のセル）
を含み、この領域は25μｍ以下の幅を有する。セ
ンス増幅器を含む16Kセルすなわち16384セル、
デコード回路、入出力バツフア・ボンデンデイン
グ・パツド等によつて占有される面積は750000μ
m2以下が好ましい。この場合、セル当りの面積は
25μm2以下であるべきで、約12.5μm2が好適であ
る。実際の寸法では、第４ａ図〜第４ｅ図におけ
る種々の層および領域は幅に比較して非常に薄い
ものといえる。
シリコン・スライスは、厚さ約1000Åの薄いシ
リコン酸化物層３１を生成するのに十分な時間、
約1000℃の酸化雰囲気の炉に置かれて最初の酸化
が行なわれる。次に、シリコン・スライスをrfプ
ラズマ放電によつてシランとアンモニヤの雰囲気
へさらし、酸化物の上に窒化シリコン（Si3N4）
層３２を形成する。窒化シリコン層３２も約1000
Åの厚さとなる。フオトレジスト膜３３は窒化シ
リコン層３２の上に形成される。ただしフオトレ
ジストはKMERすなわちKodak Metal Etch
Resistが代表的なものである。フオトレジスト膜
３３はマスクを通して紫外線に露光されるがこの
マスクは、以下で述べるが、“凹部”（moats）す
なわちフイールド酸化物領域の所望パターンを定
めるように順備される。フオトレジスト膜３３は
第４ｂ図に示すような部分でフオトレジスト膜領
域３４を残して現像される。シリコン・スライス
は、例えばプラズマ・エツチング技術のような選
択的なエツチング液に接触させるが、このエツチ
ング液は窒化シリコンを取り除くが、フオトレジ
スト領域３４またはシリコン酸化物層３１には作
用しない。次にこのスライスに対してイオン打ち
込みステツプを実施する。このステツプではホウ
素原子が約１×1012原子／cm2の打ち込み率で、約
100KeVのビームによつて打ち込まれ、フオトレ
ジスト領域３４の島および窒化シリコン層３２に
よつてマスクされていない領域に浅いP+領域３
５を形成する。更にシリコン・スライスは900℃
の蒸気にて数時間の長い酸化工程に置かれ、これ
によつて第４ｃに示すように厚いフイールド酸化
物領域３６が形成される。窒化シリコン層３２は
その位置で酸化工程をブロツクするが、露出され
た領域でのシリコン面は低下し、深さが約5000Å
になり、フイールド酸化物領域３６は成長して約
10000Åになる。もとのP+領域３５は低下する
が、ホウ素が酸化処理の前に拡散されて全てのフ
イールド酸化領域３６の下にP+領域３７が形成
される。このP+領域３７はチヤネル・ストツプ
として働き、寄生トランジスタが形成されるのを
防ぐ。次に窒化シリコン層３２は高温のリン酸に
よるエツチングによつて取り除かれ、シリコン酸
化物層３１はフツ化水素のエツチングによつて取
り除かれる。薄い誘電体のシリコン酸化物層１９
はマスクなしでシリコン・スライスの全露出面上
に約500Åの厚さへ熱的に成長する。第４ｄ図を
参照すると、シリコン・スライスはフオトレジス
ト膜３８で覆われ、フオトレジスト膜３８はイオ
ン打ち込み領域１７となるべき領域の上の領域３
９を阻止するマスクを介して紫外線に露光され
る。次に、マスクとしてフオトレジスト膜を用い
て約150KeV、１×1012／cm2の打ち込み率でリン
が打ち込まれ、デプレツシヨン型負荷トランジス
タとして用いられるのと同じ形式のイオン打ち込
み領域１７が形成される。次に露光されたフオト
レジストは取り除かれ、炉におけるシランの分解
工程を利用して、約0.5μｍの厚さに多結晶シリコ
ン層が全スライス上に被着される。この多結晶シ
リコン層は、リン拡散によつてその抵抗値が下げ
られ、次いで第４ｅ図に示すように、フオトレジ
スト・マスクを用いてパターン化され、第１レベ
ルの多結晶シリコン層20を定めるようにエツチン
グされる。この工程で用いられるマスクは、第１
図の第１の多結晶シリコン層のVc線を定めるよ
うに形成される。第３図の蓄積セルにおける
MOSトランジスタのドレイン１６を定めるのは、
イオン打ち込み領域１７の左端であつて、多結晶
シリコンの左端ではない。イオン打ち込み領域１
７のドレイン１６は第１レベルの多結晶シリコン
層２０の左端を越えて延在していることが重要で
ある。次に第４ｆ図を参照すると、ゲートのシリ
コン酸化物層１８は、シリコン酸化物層１９の露
出された部分に境界を定めるか、または別の熱酸
化物を形成するかして形成され、厚さが約1000Å
であるゲート酸化物を得るが、容量誘電体のシリ
コン酸化物層１９と比較して厚さが約２倍であ
る。別の熱酸化物の成長中に、酸化物被覆２１が
第１レベルの多結晶シリコン層２０の露出した頂
部表面上に形成される。この熱酸化物はパターン
化される必要がないため、マスク・アライメント
の問題を生じない。
次のステツプは、第２レベルの多結晶シリコン
層１５の被着である。このため、スライス全体が
約10000Åの多結晶シリコンで被覆される。そし
て再びフオトレジストで覆われ、第２の多結晶シ
リコン層のパターンすなわちMOSトランジスタ
のゲートおよびコンタクト２２に対する接続を決
めるマスクを通して露光される。次いで不必要な
第２の多結晶シリコン層１５は、シリコンを侵す
がシリコン酸化物は侵さないエツチング液に対す
るマスクとしての現像されたフオトレジストを用
いてエツチングされる。次にシリコン・スライス
は、シリコン表面の露出領域上のゲート・シリコ
ン酸化物層１８の残りを取り除くため、短かいエ
ツチング工程に置かれる。この露出領域は拡散さ
れたN+領域が形成されるべきところである。
次にシリコン・スライスは通常の技術を用いた
リン拡散工程に置かれ、これによつて第４ｇ図に
示されるようにN+領域１２および１４が形成さ
れる。また露出された第２の多結晶シリコン層１
５はこの拡散工程によつて高濃度にドープされ
る。この拡散の深さは約8000Åである。ゲート・
シリコン酸化物層１８はMOSトランジスタのチ
ヤネル端を定める。N+拡散処理の後、シリコン
スライス全域は、低い温度の被着工程によつて厚
いシリコン酸化物層２２で覆われ、従つてセンス
線領域１２、N+拡散領域１４およびP+領域３７
の各領域に対する不純物の拡散はこれ以上行なわ
れない。厚いシリコン酸化物層２２はフオトレジ
ストを用いてパターン化され、コンタクト領域２
３に対する開口を作り、次いでアルミニウムの薄
い層がスライス全域上に被着され、金属ストリツ
プの行選択線の金属ストリツプ１３を残すように
フオトレジストを用いてパターン化される。基本
的な製造はこれれによつて終了するが、製造上の
通常的な手段に従い、シリコン・スライスが保護
層で覆われ、スクライブされ、個々のチツプに分
割されることになるのはいうまでもない。コンタ
クト領域２３がVc線すなわち第１の多結晶シリ
コン層２０の上に横たわるということによつて、
セル面積は単一レベルの多結晶シリコン層セルで
可能とするものよりも小さい。またコンデンサ領
域をコンタクト領域２３の下にすることができる
ため、セルの寸法も小さくすることができる。更
に、開示したセルの配列によつて、いくつかの層
に対するマスクの位置決めは厳密性を必要としな
くなる。第１レベルの多結晶シリコン層２０を定
めるマスクがいずれかの方向にコンデンサ１１を
定める凹部の縁を外れたとしても問題となること
はない。第２レベルの多結晶シリコン層を定める
マスクはN+拡散領域１４の第１レベル層に破損
を生ずることなく、重ねることができる。コンタ
クト領域２３の開口についての位置決めは、金属
ストリツプの行選択線金属ストリツプ１３を決め
るマスクのように厳密性を必要としない。
第５図を参照すると、本発明の一実施例は
RAMセルにおいて単一の多結晶シリコン層を用
いた本発明の一実例が示されている。セルは
MOSトランジスタ４０、蓄積コンデンサ４１、
データ線すなわちビツト線４２およびアドレス線
すなわちワード線４３を備え、これらは全て第７
図の電気回路図にも示されている。MOSトラン
ジスタ４０はビツト線４２を形成するN+拡散領
域の一部であるソース４４および多結晶シリコン
の一領域であるゲート４５を有する。ドレイン領
域４６はゲート４５と蓄積コンデンサ４１との間
のN+領域によつて与えられる。本発明によれば、
イオン打ち込み領域４７は第６図ａ図の断面図に
詳しく示されているようにコンデンサの下部プレ
ートとなる。シリコン酸化物層４８はMOSトラ
ンジスタ４０のゲート絶縁体となり、またシリコ
ン酸化物層４８と同時に形成された同一厚さのシ
リコン酸化物層４９はコンデンサの誘電体とな
る。多結晶シリコンの延長ストリツプ５０は蓄積
コンデンサ４１の上部プレートを形成し、電源電
圧Vcに接続されている。先に述べたように、電
源電圧Vcは約1/2Vddすなわち10〜12VのVddに
比較して約５〜6Vでよい。第６ｂ図に示すよう
に、ゲート４５を形成する多結晶シリコン層は、
フイールド酸化物５１を越えて領域５２まで延在
し、この領域５２において、その多結晶シリコン
層上の酸化膜５３の開口は、ワード線４３となる
アルミニユウム・ストリツプのためのコンタクト
５４を与える。第５図から第７図の装置の製造工
程は、単一レベルの多結晶シリコン層を採用して
いる点を除けば、第１図から第４図のものと同一
である。イオン打ち込み領域４７を形成するイオ
ン打ち込みステツプは前に述べたようにフオト・
レジスト・マスクを用いる。すなわち、イオン打
ち込みは、フイールド酸化物領域５１を成長させ
た後、かつゲート４５およびVd線５０を形成す
る多結晶シリコン層を被着する前に実行される。
従来の１トランジスタ・セルにおいて、Vd線
５０に対応した電極は、電圧Vdd以下で、電圧
Vtまでの論理レベル“１”の蓄積電圧を印加し
得るシリコン表面の反転層を形成するため、電圧
Vdd（通常12V）へ接続しなければならない。本
発明のセルにおいて、蓄積コンデンサはデイプレ
シヨン・モード特性を示すように、例えばＮチヤ
ネル・プロセスにおいてはリンのような適当なド
ーパントで打ち込まれる。かくして、電圧Vddよ
りも低い電圧が蓄積コンデンサの多結晶シリコン
電極に印加され、同一の論理レベル“１”の蓄積
電圧を受け入れる。MOS蓄積コンデンサに必要
とされるピンチ・オフ電圧又は打ち込み量は、任
意に選択された電圧Vxにおいてチヤネルが任意
の蓄積電圧Vsでピンチオフとならないように十
分なレベルにならなければならない。電圧Vxは
コンデンサである多結晶シリコン層のVd線５０
または第１の多結晶シリコン層２０における電圧
である。
蓄積コンデンサの薄い酸化物における電界強度
の減少を電圧を例示して説明することができる。
いま、Vdd＝＋12V、Vc＝＋５、蓄積される論
理“１”すなわちＶ１の電圧が＋10V、そして蓄
積される論理“０”すなわちＶ０の電圧が0Vと
すると、この場合、従来のセルでの蓄積コンデン
サ酸化物における最大電圧は、論理“０”が蓄積
されたときは12Vである。本発明のセルにおける
最大電圧は、論理“１”または論理“０”のいず
れが蓄積されたとしても、5Vに過ぎず、第８ａ
図および第８ｂ図に示すように、電圧すなわち電
界強度で58％の低減が得られる。ただし△V1は、
蓄積されたデータが論理“１”のとき、蓄積コン
デンサ酸化物両端における電圧、また△V0は蓄
積されたデータが論理“０”のときの電圧であ
る。
セルの寸法を小さくすることが最も重要なとき
は、本発明のセルによつて電界強度の低減が得ら
れ、セル面積を低減することが可能である。これ
は同一の電界強度を保持しながら、酸化物の厚さ
を58％（前記の実施例に対して）も低減すること
ができるためである。このことは、単位面積当り
の蓄積容量が58％多いかまたは蓄積コンデンサ領
域が同一の蓄積容量および電界強度に対して58％
小さくなるかを意味する。一例として、単位セル
面積を18125μm2から13125μm2へ低減しすること
が可能となる。
前記の実施例において、電圧Vxは便宜上電圧
Ｖc.c.に等しいとした。しかし、デプレシヨン・ス
レシヨルドが最大電荷蓄積能力を実現するため
に、イオン打ち込みによつて適当に調整される限
り、電圧Vxは電圧Vssすなわち電圧0Vから電圧
Vddまでの任意のレベルに設定することができ
る。
通常のダナミツクRAMの適用において、電源
電圧Vccは低電力スタンドバイ・モード動作中オ
フにされることが望ましい。この要件を満すた
め、電圧Vxは、第９図に示すように、メモリ・
アレイとして用いられる同一チツプ内のMOS回
路で電圧Vddから発生させることができる。この
回路は、メタル・マスク切換器によつていくつか
の電圧Vxに対してプログラムすることが可能で
あり、電圧Vdd，Vcc，VssおよびVddから発生
された電圧Vxを含むいくつかの可能な電圧から
一つを選択することができる。電圧Vddから発生
された電圧Vxは、電源線で偶発的に発生するか
も知れない高いトランジエント電圧をコンデンサ
誘電体から絶縁させる点でも有利である。また電
圧スパイクはコンデンサ誘電体を破壊して記憶装
置を破壊することになろう。
本発明は特定の実施例を参照して説明された
が、この説明は限定的な意味で解釈されるべきで
ない。例えば、前記実施例では、第１レベル多結
晶シリコン層２０が屈曲パターン形状の下部側導
電層であり、第２レベル多結晶シリコン層１５が
上部側導電層であるとしたが、導電層の数は２つ
である場合に限られず、また、導電層は多結晶シ
リコン層にも限られず、シリサイドやポリサイド
等であつてもよい。当業者においては、本発明の
他の実施例と同じく、開示された実施例の種々の
変更は、本発明の説明を参照することによつて明
らかとなるであろう。従つて特許請求の範囲は本
発明の真の範囲に含まれるこのような全ての変更
または実施例を包含するものである。
(ヘ) 発明の効果 配線の断線や短絡の発生を抑制することができ
るという効果がある。
【図面の簡単な説明】
第１図は本発明に従つて製造された二つの
RAMセルを示す半導体チツプの非常に狭い領域
を大きく拡大した平面図、第２図は第１図に示す
セルの電気的概要図、第３ａ図、第３ｂ図、第３
ｃ図および第３ｄ図は第１図においてそれぞれ線
ａ−ａ，ｂ−ｂ，ｃ−ｃおよびｄ−ｄに沿つて切
断された第１図の半導体装置の断面図、第４ａ図
から第４ｇ図は第１図のセルの線ａ−ａに沿つて
切断された製造における種々の段階における断面
図、第５図は本発明の他の実施例によるメモリ・
セルを示し、半導体チツプの非常に小さな部分を
大きく拡大した平面図、第６ａ図および第６ｂ図
は第５図においてそれぞれ線ａ−ａおよびｂ−ｂ
に沿つて切断された第５図のセル部分における平
面図、第７図は第５図のメモリ・セルの電気的概
要図、第８ａ図および第８ｂ図は本発明のメモ
リ・セルでなく、従来のメモリ・セルにおける各
種動作条件に対する電圧のグラフ図、第９図は本
発明のセルにおけるオン・チツプ電源の電気回路
図である。 １０……MOSアクセス・トランジスタ、１１
……コンデンサ、１２……センス線、１３……行
選択線、１４……N+拡散領域、１５，２０……
多結晶シリコン層、１６……ドレイン、１７……
打ち込み領域、１８，１９，２１，２２，３１，
４８，４９……シリコン酸化物層、２３……コン
タクト領域、３０……基板、３２……窒化シリコ
ン層、３３，３８……フオトレジスト膜、３４…
…フオトレジスト領域、３５，３７……P+領域、
３６，５１……フイールド酸化物領域、３９，５
２……領域、４０……MOSトランジスタ、４１
……蓄積コンデンサ、４２……ビツト線、４３…
…ワード線、４４……ソース、４５……ゲート、
４６……ドレイン領域、４７……イオン打ち込み
領域、５０……ストリツプ（Vd線）、５３……酸
化膜、５４……コンタクト。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体基板上に絶縁層を介して形成された屈
    曲パターン形状の下部側導電層と、この下部側導
    電層の上部側に絶縁層を介して形成された上部側
    導電層と、を備えた半導体装置において、前記下
    部導電層の屈曲部分の内角角度が直角よりも大き
    な角度であることを特徴とする半導体装置。
JP61278513A 1976-09-13 1986-11-21 半導体装置 Granted JPS62162354A (ja)

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US722841 1976-09-13

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