JPS5927102B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS5927102B2
JPS5927102B2 JP54167828A JP16782879A JPS5927102B2 JP S5927102 B2 JPS5927102 B2 JP S5927102B2 JP 54167828 A JP54167828 A JP 54167828A JP 16782879 A JP16782879 A JP 16782879A JP S5927102 B2 JPS5927102 B2 JP S5927102B2
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Description

【発明の詳細な説明】 本発明は、高集積化が可能な１トランジスタ型ダイナミ
ック半導体記憶素子に関する。
１トランジスタ型メモリセルの初期の構造は第１図に代
表されるように、ＭＯＳ（広義にはＭＩＳ）トランジス
タＱ１によつてビット線（ｎナ型領域）２と電荷蓄積部
Ｑ２を結合して電荷の蓄積、放出を制御し、電荷蓄積部
Ｑ２の電荷の有無を情報の゛１’’゛０’’に対応させ
るものであつた。
同図において、４はｐ型シリコン半導体基板、６はＱ１
、Ｑ２に共通するゲート誘電体膜（ＳｉＯ２）、８はフ
ィールド酸化膜、１０ａ、１０ｂは多結晶シリコンのゲ
ート電極およびコンデンサ電極、２、１２はソースドレ
インの一方および他方である。このメモリセルの等価回
路は第２図に示す通りで、トランジスタＱ１のゲート電
極１０ａはワード線ＷＬに接続され、また電荷蓄積部Ｑ
２の電極１０ｂは電源線ＰＬに接続されソースドレイン
領域または拡散層２はビット線ＢＬに接続される。なお
拡散層２はビット線ＢＬそれ自体でもある。以後メモリ
セルに対する改良が種々なされて来たが等価回路的には
すべて第２図に示すものと同一である。
第１図のメモリモルは電荷蓄積部Ｑ２の電極１０ｂとス
イッチングトランジスタＱ１のゲート １０ａを同時に
形成するため、両者の間を結ぶ半導体基板中への不純物
拡散領域１２が必要であり、領域１２がないと電極１０
ａ、１０ｂ（これらは電位が異なるから連結させること
はできない）間でチャネルが途切れ、電荷充放電従つて
記憶動作ができなくなる。
領域１２は、これがなくてもトランジスタ動作は可能で
ありかつ電荷蓄積効果は小さい（Ｑ２部のＭｏ熔量より
１桁小さい）ので、上記の問題がなければ除去してしま
つて差支えない。第３図はこの点を考慮したもので、２
層の電極構造を用い、ＣＣＤ（電荷結合素子）と同様な
構成で２つの電極１０ａ、１０ｂを重ねると、前記拡散
領域１２は除去可能となつてその面積分だけメモリセル
を小型化し、高集積密度化に適した構造となる。尚、同
図で１４は第２層のゲート電極１０ａを第１層のコンデ
ンサ電極１０ｂ上に−部重合させるために両者の間に介
在する第２の誘電体膜であり、一部は第１層の誘電体膜
６と同様に基板４上に形成されてトランジスタＱ，のゲ
ート絶縁膜となる。メモリセルは一般的に占有面積が小
さく、かつ大きな蓄積電荷が得られることが好ましい。
この点に関すれば第３図の構造は占有面積を小さくする
ので相対的に蓄積電荷の面積比率を向上させ得る。しか
しこのような構造のメモリセルにおいては、蓄積部Ｑ２
ＭＩＳ構造の電極間に蓄積される電荷は高々Ｃｓ（ＶＯ
Ｏ−Ｖｔｈ）である。ここでＣ８は蓄積部Ｑ２の静電容
量、ＶＤＤは電荷蓄積部Ｑ２の電極プレートの電圧、Ｖ
ｔｈはＭＩＳ構造の蓄積部Ｑ２で表面に反転層が形成さ
れるしきい値電圧である。集積度を上げるとつまり素子
を小型化するとチヤネルは短くなり、パンチスルーを生
じ易くなるので基板不純物濃度は高くなる傾向にある。
このためＶｔｈは例えば１〔Ｖ〕はあり、ＶＤＤを５〔
Ｖ〕とすると、ＶＤＤ−Ｖｔｈは４〔Ｖ〕になつてしま
い、電荷蓄積能力は２０％減になつてしまう。このため
、蓄積部Ｑ２の表面近傍に基板４と逆導電型不純物をイ
オン注入する等の方法でそのしきい値を下げ、Ｐ型半導
体基板４に対しては負のしきい値をもつようにすれば、
蓄積電荷はＣｓＶＯＯまで増加し、しきい値電圧分の損
失がなくなる。このような技術はいわゆるＥ／Ｄ形、即
ちエンハンスメント特性を有するトランジスタとデイプ
レツシヨン型特性を有するトランジスタを形成するＭＯ
ＳＩＣと同一であるから容易に導入でき、それによりメ
モリの蓄積電荷を増すことができる。しかし第３図に示
す２層ゲート構造では、レイアウトの面積効率は良いも
のの、蓄積部Ｑ２選択的的にデイプレツシヨン特性とす
ることは容易ではない。この理由は第１層目のゲート電
極１０ｂ直下にのみしきい値を低下させる不純物を導入
する容易な方法がないためである。第１図に示した構造
においてはマスクを使用して蓄積部Ｑ２にのみ不純物導
入が可能であるのに対し、第３図の構造においては同様
にマスクを使用して電極１０ｂの下部基板に不純物を導
入すると、マスク使用の場合は必らず位置ずれが生じる
からその余裕をとつておく必要があり、第１図ではその
ずれの余裕をとる部分となる拡散領域１２があるが、第
３図の構造ではこれが存在しないためである。あえて第
３図の構造で蓄積部Ｑ２をデイプレツシン特性とするた
めには、たとえばスイツチングトランジスタＱ１部分を
含めてすべてを一度デイプレツシヨン特性となるように
、イオン注入法等によつて基板と逆の導電型の不純物を
半導体基板４の表面近傍に導入し、その後第１層目の電
極パターン１０ｂを形成したのち、再びメンハンスメン
ト特性を示すように該電極パターン１０ｂをマスクにし
て自動位置決めで全面に基板４と同一導電型の不純物を
導入することが考えられるが、この場合にはエンハンス
メント型トランジスタＱ，部分は一度デイブレツシヨン
型としたのち再びこの不純物を打消すように逆型不純物
を導入しているため、キヤリアの不純物散乱効果を生じ
てトランジスタＱ１のチヤネルのキヤリア移動度を下げ
、トランジスタ性能を悪化させる。これを避けるために
はメモリセルの構造を変え、第４図に示すように第１層
目の導電膜１０ａでスイツチングトランジスタＱ１のゲ
ート部分を作り、次に該ゲート１０ａでマスクされるチ
ヤネルを除いて全面のしきい値を下げるようにイオン注
入等の方法によつて基板４と逆導電型不純物を導入し、
しかるのち第２層目の導電膜１０ｂによつて蓄積部Ｑ２
の電極を形成すれば良い。
この図で誘電体膜６，１４の関係は第３図と逆であり、
また１６はしきい値低下のために導入されたｎ型不純物
領域である。しかしこの構成は、メモリセルの面積に対
する蓄積部Ｑの割合を大きくすると隣接ビツト線間の間
隔が狭くなる傾向があり、センスアンプのレイアウトに
相当の工夫をしない限り有効に利用できない。つまり、
蓄積電荷を増大するために平面パターンで見ると蓄積部
電極１０ｂ′は第５図のようにゲート電極１０ａより広
く設定されるので、面積の有効利用という点からは隣接
するセルの電極１０ａ，１０ｂを図示の如く交互に逆向
きに配設することが好ましい。しかし、第４図の構造で
はスイツチングトランジスタＱ１のゲート１０ａが第１
層目の導電膜であるため、隣接セルを、第２層目導電膜
１０ｂ上を誘電体膜を介して越えることができないため
にこのように配設することができず、全てのセルのトラ
ンジスタＱ１、蓄積部Ｑ２を同一側に揃えて配列するこ
とを余儀なくされる。このため面積の使用効率が低下す
るが、第３図の構造であればトランジスタＱ１のゲート
電極１０ａが第２層であるため第５図のパターンで占積
率良好にメモリを製造できる。なお第５図で点線１０ｂ
がコンデンサ電極であり、図示の如く全セルに共通にな
つている。実線１０ｃはフイールド酸化膜の端縁であり
、この内部１０ｄが活性領域となる。従つて電極１０ｂ
の有効部分はこの内部１０ｄのみであり、そして鎖線で
示す２セル共用ゲート電極の有効部分も斜線で示す部分
のみである。本発明は、パターンのレイアウト上の効率
は優れているものの構造上蓄積部をデイプレツシヨン型
にしにくい第３図の２層ゲートメモリセルにおいて、ス
イツチングトランジスタをエンハンスメント型にしかつ
蓄積部をデイブレツシヨン型にする方法を提供するもの
であり、これにより集積度を低下することなく蓄積電荷
を増大させ得る半導体装置を提供できる。
即ち本発明は、トランジスタとキヤパシタを備えた１ト
ランジスタ型メモリセルを有する半導体記憶装置におい
て、一導電型の半導体基板表面に形成された反対導電型
の拡散領域と、該拡散領域上に誘電体膜を介して設けら
れた該キヤパシタの一電極と、誘電体膜を介し該拡散領
域上および該キヤパシタの一電極上にまたがつて設けら
れ、かつ該拡散領域の材料よりも仕事関数の大きな材料
から成る、埋込みチヤネル型の前記トランジスタのゲー
ト電極を有し、該トランジスタをノーマリオフ、該キヤ
パシタをノーマリオンとしたことを特徴とするものであ
るが、以下図示の実施例を参照しながらこれを詳細に説
明する。第６図は本発明の一実施例を示す断面図で、第
３図と向一部分には同一符号が付してある。
本発明のメモリセルは、埋込みチヤネル１８を形成した
点が第３図のメモリセルと大きく異なる。本発明ではト
ランジスタＱ１および電荷蓄積部Ｑ２に跨る埋込チヤネ
ル１８を用い、しかもスイツチングトランジスタＱ１に
エンハンスメント特性をまた電荷蓄積部Ｑ２にデプレツ
シヨン特性を持たせる。前者は具体的には第２層のゲー
ト電極１０ａをｐ型多結晶シリコンとし、ｎ型埋込チヤ
ネル１８とは仕事関数を異ならせ、この仕事関数差によ
りゲート空乏層がゲート直下の埋込チヤネル１８の全体
を覆うようにする。第６図のメモリセルを製造するには
まず素子形成領域と分離帯領域（フイールド絶縁層）８
を形成し、素子形成領域の表面部に電界効果トランジス
タのチヤネルおよび電荷蓄積部となる基板とは逆の導電
型領域１８を、更にその上に誘電体膜６を形成する。
例えば（１０１面Ｐ型５Ω１シリコン基板４に対し加速
エネルギー５０ＫｅＶでヒ素を７×１０１１ｉ２イオン
注入してｎ型領域１８を形成する。領域１８の表面に熱
酸化などにより誘電体膜６を形成し、次に強くｎ型にド
ーブした多結晶シリコン層によつて誘電体膜６上に蓄積
部電極パターン１０ｂを形成する。この結果電荷蓄積部
Ｑ２はしきい値約−０．４Ｖのデイプレツシヨン型とな
る。次に第１層の多結晶シリコン層１０ｂ及び半導体基
板４表面を酸化してスイツチングトランジスタＱ１のゲ
ート誘電体膜１４を作る。このとき高不純物濃度である
多結晶シリコン層１０ｂは基板４よりも速く酸化され、
第１層目と第２層目の電極１０ａ，１０ｂ間にゲート部
分より厚い第２層の誘電体膜１４が形成される。必要に
応じて第１層導電膜１０ｂ上に誘電体膜１４を付けたま
ま電極１０ａを形成したのち、スイツチングトランジス
タＱ１のゲート部分の酸化を行つても良い。次に第２層
目のゲート導電層１０ａを形成する。
第２層目のゲート１０ａは第１層目のゲート１０ｂ材料
よりは仕事関数差の大きい材料を用いる。例えばＰ型に
強くドーブした多結晶シリコン又はモリブデン等の金属
又は金属シリサイド等である。この結果ゲート材料とチ
ヤネルの仕事関数差によつてスイツチングトランジスタ
Ｑ，部分ではゲートに印加電圧のない状態で半導体基板
表面から前記チヤネルとなるｎ型導電層１８の中へ空乏
層が延び、これがＰ型基板４とチヤネルとなるｎ型層１
８の接合によつて生じた空乏層端部と接触すれば、スイ
ツチングトランジスタＱ１はノーマリーオフ型、即ちゲ
ートに正電圧を印加することによつてチヤネル内の空乏
層が消失して高導電状態となるエンハンスメント特・閉
を示す。第７図Ａ，ｂはこれを模式的に示すもので、２
０はｎ型領域１８とＰ型基板４との接合による空乏層、
２２は上述した仕事関数差によりトランジスタＱ１部分
に生ずる空乏層、２４は基板表面の電子蓄積層である。
同図ａはゲート電極１０ａに＋５Ｖを印加して空乏層２
２を消滅させ、トランジスタＱ１をオンにした状態で、
ビツト線２と電荷蓄積部Ｑ２との間はｎ型の埋込チヤネ
ル（領域１８）で導通する。一方、同図ｂはゲート電極
１０ａを接地電位としたため空乏層２２がｎ型領域１８
を横切つた状態、つまりトランジスタＱ１がオフの状態
である。以上述べたように本発明ではスイツチングトラ
ンジスタ部および電荷蓄積部に延びる埋込チヤネルを用
い、かつゲート電極材料の工夫でスイツチングトランジ
スタＱ１をノーマリーオフ型埋込チヤネル型ＭＩＳトラ
ンジスタとし、そして蓄積部Ｑ２を該埋込チヤネルによ
りそのしきい値を負にしたので、電源電圧いつばいに有
効に電荷を蓄積することができる。
なおこのトランジスタＱ１のノーマリーオフ特性は誘電
体膜１４に固定電荷をもつアルミナ（Ａｌ２Ｏ３）等を
用い、この電荷の作用によつてトランジスタＱ１のしき
い値を高くすることでも実現される。また本発明によれ
ば第１層導電膜１０ａと第２層導電膜１０ｂの間の層間
絶縁膜１４の厚さを充分に厚くしても動作に全く支障が
ない利点がある。即ち第３図に示した従来の２層ゲート
構造では、第１層導電膜１０ｂ側面に成長する誘電体膜
１４ａが必要以上に厚くなければ、スイツチングトラン
ジスタＱ１のチヤネルである反転層と蓄積部Ｑ２の反転
層の間に電位障壁が生じ、ビツト線２の電位を有効にす
べて蓄積部Ｑ２へ導入することができなくなるのに対し
、本発明の構造はもともと半導体基板４内にチヤネルと
なる導電層１８が埋込まれているため、スイツチングト
ランジスタＱ１のチヤネルと蓄積部９の接続は必ず保証
されているためである。絶縁膜１４が厚い、従つて電極
１０ａと１０ｂが充分離隔するということは、寄生容量
の減少および耐圧向上に役立つ。以上の説明はＰ型基板
を用いたｎチヤネル型について行つたが、これと逆の導
電型でも同様である。
また、誘電体膜はシリコン酸化膜として説明したが、シ
リコン窒化膜、シリコン酸化窒化膜、リン化ガラス等あ
つてもかまわない。
【図面の簡単な説明】
第１図は初期の１トランジスタ型ダイナミツクメモリの
断面図、第２図はその等価回路図、第３図および第４図
は従来の２層ゲート構造の１トランジスタ型ダイナミツ
クメモリの異なる例を示す断面図、第５図はこれらメモ
リの高集積化可能な平面パターンを示す説明図、第６図
は本発明の一実施例を示す断面図、第７図Ａ，ｂは第６
図の空乏層の異なる状態を示す説明図である。 図中、Ｑ１はスイツチングトランジスタ、Ｑ２は電荷蓄
積部、２はビツト線となるｎ＋型領域、４はＰ型シリコ
ン半導体基板、６は第１層の誘電体膜、１０ａは第２層
の導電電極、１０ｂは第１層の導電電極、１４は第２層
の誘電体膜、１８は埋込チヤネルとなるｎ型領域、２０
，２２は空乏層である。

Claims (1)

    【特許請求の範囲】
  1. １ トランジスタとキャパシタを備えた１トランジスタ
    型メモリセルを有する半導体記憶装置において、一導電
    型の半導体基板表面に形成された反対導電型の拡散領域
    と、該拡散領域上に誘電体膜を介して設けられた該キャ
    パシタの一電極と、誘電体膜を介し該拡散領域上および
    該キャパシタの一電極上にまたがつて設けられ、かつ該
    拡散領域の材料よりも仕事関数の大きな材料から成る、
    埋込みチャネル型の前記トランジスタのゲート電極を有
    し、該トランジスタをノーマリオフ、該キャパシタをノ
    ーマリオンとしたことを特徴とする半導体記憶装置。
JP54167828A 1979-12-24 1979-12-24 半導体記憶装置 Expired JPS5927102B2 (ja)

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Application Number Priority Date Filing Date Title
JP54167828A JPS5927102B2 (ja) 1979-12-24 1979-12-24 半導体記憶装置
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DE8080304545T DE3068269D1 (en) 1979-12-24 1980-12-16 Semiconductor memory device
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Applications Claiming Priority (1)

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JP54167828A JPS5927102B2 (ja) 1979-12-24 1979-12-24 半導体記憶装置

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US (1) US4622570A (ja)
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