DE2858815C2 - Verfahren zur Ausbildung eines Feldeffekttransistors in einer Halbleitervorrichtung - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Ausbildung eines Feldeffekttransistors in einer Halbleitervorrichtung, die wenigstens einen durch Ätzen gebildeten unterhöhlten Bereich aufweist, gemäß dem Oberbegriff des Patentanspruchs 1 bzw. gemäß der in der japanischen Offenlegungsschrift JP 51-118392 vorausgesetzten Verfahrensweise.

Aus der US-PS 3 590 477 ist bereits ein Verfahren zur Erzeugung von Kontakt- bzw. Anschlußfenstern in einer mit einer oder mehreren Oxidschichten bedeckten Halbleiteranordnung bekannt. Bei diesem bekannten Herstellungsverfahren wird unter anderem zur Erzeugung von Kontakt- bzw. Anschlußfenstern von einer Halbleiteranordnung ausgegangen, die wenigstens eine Oxidschicht auf ihrer Oberfläche aufweist. Nach mehreren Herstellungsschritten erfolgt schließlich zur Herstellung von Kontaktierungsfenstern ein Maskierungsschritt, d. h. die zunächst vorbereitete Halbleiteranordnung wird mit einer Maskierungsschicht selektiv bedeckt und es wird bzw. werden unter Anwendung der bekannten Ätztechnik dann ein oder mehrere Kontaktierungsfenster durch die wenigstens eine Oxidschicht auf der Oberfläche des Halbleitersubstrats eingebracht. Speziell wird dieses bekannte Verfahren derart realisiert, daß auf der vorhandenen Grundoxidschicht eine Maskierungsschicht selektiv aufgebracht wird, dann durch die Öffnungen in der Maskierungsschicht hindurch der Ätzvorgang zur Wirkung gebracht wird, so daß schließlich die Oberfläche des Halbleitersubstrats erreicht wird und dadurch die Kontaktierungsfenster eingebracht werden.

Aus der DE-OS 27 41 152 ist eine Halbleiter-Speicherzelle bekannt, die aus einem Halbleitersubstrat mit einem Oberflächenabschnitt besteht, in welchem ein Speicherzellenbereich ausgebildet ist. In dem Halbleitersubstrat ist ferner ein Ladungsspeicherbereich ausgebildet, und zwar unmittelbar unterhalb der Fläche des Speicherzellenbereiches und es sind verschiedene Isolierschichten vorhanden und ferner auch wenigstens zwei elektrisch leitende Schichten.

Bei der Herstellung derartiger Halbleitervorrichtungen oder auch Halbleiterspeicherzellen ergibt sich ein Problem, welches darin besteht, daß während der verschiedenen Ätzvorgänge der Ätzprozeß nicht nur in Richtung auf die Oberfläche des Substrats erfolgt, sondern auch seitlich unter spezifische Schichten, beispielsweise Stabilisierungs-Oxidschichten voranschreitet, so daß diese Schichten unterhöhlt werden.

Es ist bisher üblich gewesen, eine relativ dicke Schicht dotierten Oxids über eine relativ dünne Schicht eines im wesentlichen undotierten, thermisch gezüchteten Oxids zu dem bekannten Zweck abzuscheiden, um Verunreinigungen, wie z. B. Natrium, vom Wandern in das Substrat abzuhalten. Wenn Kontaktfenster nachfolgend durch Ätzen durch eine Maske aus lichtempfindlicher Abdeckmasse geöffnet werden, wird das dotierte Oxid (d. h. die Stabilisierungsschicht) seitlich unter der Maske in wesentlichem Ausmaße weggeätzt, aufgrund der Ungleichmäßigkeit in den Ätzgeschwindigkeiten von dotiertem abgelagertem Oxid und undotiertem gezüchtetem Oxid. Dotiertes abgelagertes Oxid (insbesondere die "Niedertemperatur"-Variante, die bei ungefähr 400°C abgeschieden wird) wird in typischen Fällen ungefähr zehnmal schneller als undotiertes gezüchtetes Oxid weggeätzt. Da die Ätzdauer lang genug sein muß, um durch die unterliegende gezüchtete Oxidschicht hindurchzudringen, ist der Betrag der seitlichen Ätzung dotierten abgelagerten Oxids unter der Maske in typischen Fällen etwas größer als zehnmal die Dicke des undotierten gezüchteten Oxids. Ferner wird die Elementdichte pro Flächeneinheit eines Halbleiter- Plättchens durch solch ausgedehntes seitliches Ätzen (Unterhöhlen) ungünstig beeinflußt.

Die GB-PS 1 428 713 offenbart ein Verfahren, das für die Herstellung von Halbleiter­ strukturen verwendet werden soll, die keinen dielektrischen Durchbrüchen aufgrund von Hohlräumen in der Struktur unterworfen sein sollen. Unterschneidungen unter einem Polysilizium-Gate, die durch Ätzungen hervorgerufen worden sind, werden aufgefüllt, indem auf der Oberfläche des Gates und der Oberfläche des Halbleitersubstrats eine Oxid-Schicht gebildet wird, indem die Halbleiterstruktur einer oxidierenden Umgebung ausgesetzt wird und die dann noch unter dem Gate verbleibenden Hohlräumen mit einem CVD-Oxid aufgefüllt werden. Für den Oxidationsvorgang wird wahlweise eine trockene Oxidation oder eine Oxidation in einer Dampfumgebung verwendet. Die angegebenen Temperaturen liegen im Bereich von 940°-1000°C, die Dicke der gebildeten Oxid- Schicht liegt maximal in der Größenordnung der Dicke des Gate-Oxids. Der Oxidations­ vorgang dient der Einstellung der Schwellenspannung.

Eine dementsprechende Offenbarung läßt sich auch der JP-A-48-49382 entnehmen, die auf den gleichen Anmelder zurückzuführen ist, wie die vorgenannte GB-PS 1 428 713.

Aus der JP-A-51-39835 ist eine Verfahrensweise bekannt, bei der auftretende Unterschneidungen mit einer Schicht aufgefüllt werden, die jedoch nachfolgend nochmals geätzt werden muß, um eine Diffusion vorzunehmen, um die verschiedenen für die Funktion eines Transistors unerläßlichen Bereiche zu definieren. Bei dieser nachfolgenden Strukturierung tritt jedoch wiederum eine Unterschneidung der Gatekanten auf, so daß der Fachmann nach einem Fertigungszyklus gemäß dieser Druckschrift wieder mit dem gleichen Problem konfrontiert wird, nämlich damit, daß unterschnittene Bereiche einer Gatestruktur eines Transistors zu Durchschlägen bzw. Kurzschlüssen neigen.

Aus der gattungsgemäßen JP-A-51-118392 ist eine für die Herstellung von auf einem Feldoxid angeordneten Leiterbahnen als nachteilig bezeichnete Verfahrensweise bekannt, die in der Beschreibungseinleitung dieser Druckschrift beschrieben wird. Danach werden bei der Strukturierung einer Halbleiterschaltung Leiterbahnen aus Polysilizium unterätzt, die wenigstens bereichsweise mit einem Gate-Oxid unterlegt sind. Das verwendete Ätzmittel unterhöhlt dabei die Leiterbahnen und die Leiterbahnen können dabei instabil werden, so daß es zu Unterbrechungen kommen kann, die die gesamte Schaltung wertlos machen. Zu diesem Zweck wird vorgeschlagen, die Unterhöhlungen durch Aufwachsen von Oxid-Schichten durch thermische Oxidation sowohl auf den metallischen Bereich der Leiterbahn als auch auf die Oberfläche des Halbleitersubstrats in ihren Abmessungen zu verringern oder gar zu eliminieren, um die Instabilität soweit als möglich auszu­ räumen. Es ist angegeben, daß die Unterhöhlungen im Bereich der Leiterbahn eliminiert werden können, wenn die Dicke der thermisch aufgewachsenen Oxid-Schicht mehr als die Hälfte der Dicke des Gate-Oxids beträgt. Die Beeinflussung des Gatekontaktes durch diese Verfahrensweise wird in der Beschreibungseinleitung der gattungsgemäßen Druckschrift nicht erörtert.

Ansonsten ist aus der JP-A-51-118392 eine Verfahrensweise zu entnehmen, die den ge­ mäß der GB-PS 1 428 713 und der JP-A-48-49382 eingeschlagenen Weg bezüglich Leiterbahnen und Anschlußkontakten im wesentlichen ersetzen soll, indem anstelle einer leicht durch Ätzen zu unterschneidenden Schicht eine nichtätzbare Schicht in der Form von Siliziumnitrid angeordnet wird. Aufgrund dieser Schicht und einer entsprechenden Ätzflüssigkeit bzw. Strukturierungsflüssigkeit soll erreicht werden, daß Unter­ schneidungen vermieden werden können.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, ein Verfahren zur Ausbildung eines Feldeffekttransistors in einer Halbleitervorrichtung, die wenigstens einen durch Ätzen eines Gateabschnitts gebildeten unterhöhlten Bereich aufweist, zu schaffen, mit dem die Möglichkeit geschaffen wird, die unterhöhlten Bereiche vollständig und sicher so auszufüllen, daß sie nicht mehr nachteilig in Erscheinung treten können.

Diese Aufgabe wird erfindungsgemäß durch die im Anspruch 1 aufgeführten Merkmale gelöst.

Besonders vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Im folgenden wird die Erfindung anhand von Ausführungsbeispielen unter Hinweis auf die Zeichnung näher erläutert. Es zeigen:

Fig. 1 bis 20 Schematische Schnittansichten, die Berei­ che einer integrierten Schalteinrichtung gemäß der Erfindung in verschiedenen Stu­ fen in einem Verfahren zur Herstellung der Einrichtung erläutern;

Fig. 21 eine vergrößerte Ansicht eines stellvertre­ tenden Abschnitts von Fig. 20;

Fig. 22 eine schematische Schnittansicht, die einen nachfolgenden Schritt in dem Verfahren er­ läutert;

Fig. 23 eine vergrößerte Ansicht eines stellvertre­ tenden Abschnitts aus Fig. 22;

Fig. 24 und 25 schematische Schnittansichten, die nachfol­ gende Schritte in dem Verfahren erläutern;

Fig. 26 eine vergrößerte Ansicht eines stellvertre­ tenden Abschnitts aus Fig. 25;

Fig. 27 eine schematische Schnittansicht, die einen nachfolgenden Schritt in dem Verfahren er­ läutert;

Fig. 28 eine vergrößerte Ansicht eines stellvertre­ tenden Abschnitts von Fig. 27;

Fig. 29 eine vergrößerte Ansicht ähnlich der An­ sicht aus Fig. 28, die einen nachfolgen­ den Schritt in dem Verfahren erläutert; und

Fig. 30 eine schematische Schnittansicht, die Merkmale der Einrichtung in einer letzten Stufe des Verfahrens erläutert.

In Fig. 1 ist ein schematischer Schnitt eines Abschnitts einer integrierten Schalteinrichtung, die als Ganzes mit 10 bezeichnet ist, in einem frühen Stadium des Herstellungsverfahrens gezeigt. Die Einrichtung 10 weist ein Substrat 12 auf, das in typischen Fällen einkristallines Silicium einer herkömmlichen Kristallorientierung, die bekannt ist, ist. Viele Merkmale der vorliegenden Erfindung können auch auf Einrichtungen angewandt werden, die andere Halbleitermaterialien als Silicium verwenden, wie dem Fachmann klar sein wird. Das Substrat 12 kann entweder vom p-Typ oder n-Typ sein; für die Zweck dieser erläuternden Ausführungsform wird jedoch p-Leitfähigkeit verwandt, wobei ein bevorzugter spezifischer Widerstand ungefähr 5 bis 25 Ω cm im Substrat 12 beträgt. An der oberen Oberfläche 14 des Substrats 12 ist eine Siliciumdioxidschicht 16 thermisch gezüchtet, die bevorzugt eine Dicke von ungefähr 60 nm hat. Eine Siliciumnitridschicht 18, mit einer bevorzugten Dicke von ungefähr 60 nm ist auf der thermischen Oxidschicht 16 in einem Reaktionsgefäß in bekannter Weise abgeschieden worden. Eine oberste Schicht 20 aus Polysilicium mit einer Dicke von ungefähr 100 nm ist auf der Nitridschicht 18 unter Benutzung bekannter Abscheidungstechniken abgeschieden worden.

Die Einrichtung 10 wird dann einer oxidierenden Umgebung, in Dampf zwischen ungefähr 900°C bis 1000°C für einen ausreichenden Zeitraum, um die Polysiliciumschicht 20 der Fig. 1 völlig zu oxidieren, ausgesetzt, wodurch eine Polyoxidschicht 22, wie in Fig. 2 gezeigt, erzeugt wird. Die Polyoxidschicht 2 ist ungefähr 200 nm dick, das ist ungefähr zweimal die Dicke der ursprünglichen Polysiliciumschicht 20, aufgrund des Wachstums während der Oxidation.

In Fig. 3 sind stellvertretend typische Bereiche der Einrichtung 10 nach Durchführung verschiedener Zwischenschritte gezeigt. Wenngleich zwei bestimmte Komponentenabschnitte oder Elementstellen 24 und 26 in Fig. 3 ausdrücklich erläutert sind, ist das so zu verstehen, daß sie stellvertretend für eine große Anzahl ähnlicher (nicht gezeigter) Stellen sind, an denen ähnliche Elemente gleichzeitig gemäß der Beschreibung des erfindungsgemäßen Verfahrens, das folgt, erzeugt werden. An beiden Stellen 24 und 26 wurden Muster 28 und 30 aus einer lichtempfindlichen Abdeckmasse unter Benutzung üblicher Fotomaskierungstechniken auf der Polyoxidschicht 22 abgeschieden, wonach die unmaskierten Bereiche der Schicht 22 unter Benutzung eines Mittels, das Oxid selektiv angreift, weggeätzt werden, wodurch Polyoxidbereiche 32 und 34, wie gezeigt, übriggelassen werden. Nach dem Ätzschritt wird ein Ionenimplantationsschritt in bekannter Weise, wie durch die Pfeile angedeutet, durchgeführt, vorzugsweise unter Verwendung von Bor, um P⁺-Bereiche 36 zu erzeugen, die bis in eine Tiefe von ungefähr 200 nm vordringen in die Bereiche des Substrats 12, die nicht durch Polyoxid bedeckt sind (auch als "Feldgebiet" der Einrichtung 10 bezeichnet). Die Energie der Ionen wird so gewählt, daß sie nur durch die Bereiche der Schichten 16 und 18 dringen, die nicht durch lichtempfindliche Abdeckmasse und Polyoxid bedeckt sind. Eine Intensität von ungefähr 1,6·10¹³ Borionen/cm² wird vorzugsweise benutzt, gemäß bekannten Techniken, wie z. B. mit Hilfe der Techniken, die in der US 3 898 105 (Mai, et al.) beschrieben werden. Welche Technik jedoch auch immer benutzt wird, es ist bevorzugt, daß die P⁺-Bereiche 36 einen spezifischen Widerstand von ungefähr 1 Ω cm in den Gebieten der höchsten Verunreinigungskonzentration in der endgültigen Einrichtung haben.

Als nächstes werden die Schichten 28 und 30 aus lichtempfindlicher Abdeckmasse entfernt und die Abschnitte der Nitridschicht 18, die nicht durch die Polyoxidschicht- Abschnitte 32 und 34 bedeckt sind, werden selektiv unter Anwendung bekannter Techniken weggeätzt, wodurch Nitridbereiche 38 und 40, wie in Fig. 4 gezeigt, übriggelassen werden.

Nachfolgend wird auf Fig. 5 Bezug genommen. In Dampf wird eine Oxidation während ungefähr 6 bis 8 Stunden bei nahe 1000°C durchgeführt, die als Ergebnis die Züchtung einer verhältnismäßig dicken "Isoplanar-Feld-Oxid"-Schicht 42, die vorzugsweise ungefähr 1400 nm dick ist, in den Bereichen des Substrats 12, die nicht durch Siliciumnitrid bedeckt sind, zur Folge hat. Das Feldoxid 42 dringt in das Substrat 12 bis zu einer Tiefe von ungefähr 700 nm ein, wobei der Oxidationsvorgang die Bereiche 36 mit Bor-Implantat in eine darunterliegende größere Tiefe treibt. Die P⁺-Bereich 36 erlauben Benutzung eines dünneren Feldoxids 42, indem sie den spezifischen Widerstand darunter erniedrigen. Als nächstes werden die Polyoxidschichten 32 und 34 in bekannter Weise durch Ätzen mit Fluorwasserstoffsäure entfernt, was auch die Dicke des Feldoxids 42 leicht vermindert. Dann werden unter Benutzung herkömmlicher Techniken die Nitridschichten 38 und 40 und die verbleibenden Bereiche der Oxidschicht 16 unter Benutzung herkömmlicher Techniken entfernt, was den Aufbau, der in Fig. 6 gezeigt ist, erzeugt.

Bei herkömmlichen Verfahren werden an dieser Stelle gewöhnlich verschiedene Oberflächen-"Reinigungs"-Schritte benutzt, um in dem aktiven Gebiet der Einrichtung Oberflächenschäden zu beseitigen. Mit "aktivem Gebiet" sind jene Bereiche der Einrichtung gemeint, auf denen kein Feldoxid gezüchtet wurde. Es wurde jedoch gefunden, daß bloßes Reinigen durch Ätzen von einigen Teilen des Substrats 12 an der Oberfläche 14 nicht ausreicht, um die Siliciumnitridverunreinigung, die entlang den Rändern 44 des Substrats 12 nahe dem Feldoxid 42 besteht, zu beseitigen. Infolge des chemischen Prozesses, der das Feldoxid 42 erzeugt, werden kleine Mengen von Siliciumnitrid aus den Schichten 38 und 40 zur Substratoberfläche 14 an den Kanten des Feldoxids 42 befördert. Dementsprechend wird ein Oxidationsschritt durchgeführt, vorzugsweise in einer Umgebungsatmosphäre von Chlorwasserstoff und Sauerstoff, um thermische Oxidschichten 46 und 48, wie in Fig. 7 gezeigt, zu erzeugen, wodurch die Nitridverunreinigungen an den Rändern 44 aus dem Substrat 12 in das Oxid, während es wächst, eingesammelt bzw. aufgenommen werden. Eine Dicke von ungefähr 30 nm reicht für die Oxidschichten 46 und 48 aus, wobei die bevorzugte Dicke zwischen 30 bis 100 nm liegt.

Als nächstes werden die Oxidschichten 46 und 48 weggeätzt, um den Aufbau der Fig. 8 zu erzeugen. Dem Fachmann ist klar, daß ein guter Oberflächenzustand für die Arbeitsweise der Feldeffekteinrichtungselemente wichtig ist, und insbesondere im Kanal eines FET vom Anreicherungstyp. Gemäß einem wichtigen Merkmal der vorliegenden Erfindung haben die Oxidations- und Ätzschritte der Fig. 7 und 8 die Wirkung, Oberflächenbeschädigungen (die im allgemeinen in den oberen 2 bis 3 nm des Substrats 12 auftreten) ebenso wie die Siliciumnitrid-Verunreinigungen zu beseitigen, wodurch die sauberen, von Verunreinigungen freien Oberflächenbereiche 14, die in Fig. 8 gezeigt sind, erzeugt werden.

Das Feldoxid 42 ist als Ergebnis der aufeinanderfolgenden Ätzschritte, die durchgeführt wurden, um die Oxidschichten 16, 32, 34, 46 und 48 in den in Fig. 5 bis 8 gezeigten Schritten zu entfernen, in seiner Dicke etwas reduziert. Bei der in Fig. 8 gezeigten Verfahrensstufe hat das Feldoxid eine Gesamtdicke von ungefähr 1000 nm, wobei sich ungefähr 700 nm bis zu einer Ebene unter der Ebene der Oberfläche 14 und ungefähr 300 nm oberhalb der Ebene der Oberfläche 14 erstrecken.

Als nächstes werden thermische Oxidschichten 50 bis 52 bis zu einer Dicke von ungefähr 90 nm, wie in Fig. 9 gezeigt, gezüchtet. Eine leichte Dosis Borionen-Implantation wird dann unter Benutzung bekannter Techniken, wie durch die Pfeile angedeutet, zum Zwecke der Einstellung der Schwellenspannung der Feldeffektelemente, die nachfolgend an den Stellen 24 und 26 gebildet werden, durchgeführt.

Wie gezeigt (Fig. 10), wird eine Polysiliciumschicht 54 über die ganze Einrichtung 10 bis zu einer Dicke von ungefähr 600 nm unter Benutzung bekannter Techniken abgeschieden. Damit die Schicht 54 hochleitend wird, wird sie dann stark n-dotiert, vorzugsweise durch Anwendung von Phosphordiffusion, wie durch Punktierung der Polysiliciumschicht 54 in Fig. 11 dargestellt.

Als nächstes wird ein oberster Bereich 56 der Schicht 54 oxidiert, um den in Fig. 12 gezeigten Aufbau zu erzeugen. Die Polyoxidschicht 56 hat bevorzugt eine Dicke zwischen ungefähr 250 und 500 nm, deren Bildung eine entsprechende Verminderung der Dicke der Polysiliciumschicht 54 auf zwischen ungefähr 350 und 480 nm bewirkt. Zum gegenwärtigen Zeitpunkt wird jedoch bevorzugt, daß die Schichten 54 und 56 beide ungefähr 400 nm dick sein sollen.

Fig. 13 zeigt die Einrichtung 10, nachdem Maskierungs- und Ätzschritte durchgeführt wurden, in denen Muster 58 und 60 aus lichtempfindlicher Abdeckmasse gebildet wurden, und die Bereiche der Polyoxidschicht 56, die nicht mit lichtempfindlicher Abdeckmasse bedeckt waren, weggeätzt wurden, wodurch Polyoxidbereiche 62 und 64 übrigblieben. Wahlweise kann bei dieser Verfahrensstufe eine weitere Implantation mit geringer Dosierung zur Feineinstellung der Schwelle des Feldeffektelements, das an der Stelle 24 gebildet werden soll, durchgeführt werden.

In Fig. 14 wurde die lichtempfindliche Abdeckmasse entfernt, was die Polyoxidschichtbereiche 62 und 64 als Masken für das Wegätzen von Abschnitten der Polysiliciumschicht 54 übrig läßt. An ähnlichen Stellen der Einrichtung 10, für die die Stellen 24 und 26 stellvertretend sind, gibt es ebenfalls gleichartige Polyoxidmasken, so daß das Ätzen eine Mehrzahl getrennter Polysiliciumschichten in der Einrichtung 10 erzeugt, für die die Schichten 67 und 68 stellvertretend sind. Die Polysiliciumschicht 66 liegt über einem Bereich der thermischen Oxidschicht 50 und erstreckt sich über einen angrenzenden Bereich der Feldoxidschicht 42, wie an der Elementstelle 24 gezeigt ist. Die Polysiliciumschicht 68 liegt über einem mittleren Abschnitt der thermischen Oxidschicht 52 an der Elementstelle 26, wie in Fig. 14 gezeigt.

Die Benutzung der Polyoxidbereiche 62 und 64 als Masken zur Ätzung des darunterliegenden Polysiliciums hat darum gegenüber den herkömmlichen abgeschiedenen Oxidmasken Vorteile, weil die Polyoxidzüchtung eine in hohem Maße regelmäßige Schicht mit langsamerer, besser steuerbarer Ätzgeschwindigkeit erzeugt. Solche Eigenschaften des Polyoxids ermöglichen einen hohen Grad an Maskenbestimmtheit, der von der Maske aus lichtempfindlicher Abdeckmasse (Schichten 58 und 60 in Fig. 13) bis zur Polyoxidmaske (Schichten 62 und 64 in Fig. 14) fortgepflanzt werden kann. Der hohe Grad an Maskenbestimmtheit wird ferner in der Bildung der Polysiliciumschichten 66 und 68 fortgepflanzt. Mit "hoher Maskenbestimmtheit" ist "mit einem höheren Grad an Genauigkeit angeordnet" gemeint, verglichen mit herkömmlichen Techniken unter Benutzung von abgeschiedenen Oxidmasken. Im weiteren Verfahren wird man sehen, daß die Polysiliciumschicht 68 weiter als Maske zur Ätzung der darunterliegenden Oxidschicht dient, wodurch sie sich selbst über einem Kanalbereich eines Feldeffekttransistors ausrichtet. Die Technik, eine Polysiliciumschicht als Maske zur Erzeugung eines selbstausgerichteten Gate-FET zu benutzen, ist bekannt, dieser Aufbau wird herkömmlich auch als "Siliciumgate"-FET bezeichnet. Die Genauigkeit (oder Toleranz) bei der Anordnung der Schichten 66 und 68 hat eine direkte Auswirkung auf die Höhe der Elementdichte, die in der integrierten Schalteinrichtung 10 erzeugt werden kann.

Nun wird ein Oxidationsschritt auf dem Aufbau der Fig. 14 durchgeführt, um die freiliegenden Kanten der Polysiliciumschichten 66 und 68 mit Polyoxid, wie in Fig. 15 gezeigt, zu bedecken. Die thermischen Oxidabschnitte 50 und 52 bleiben bei einer Dicke von ungefähr 90 nm, während die unbedeckten Abschnitte thermischen Oxids 70 und 72 in ihrer Dicke bis ungefähr 150 bis 200 nm zunehmen. Die Polyoxidschichten 62 und 64 wachsen von einem Minimum von 250 nm bis zu einer Dicke von mindestens 300 nm, was die Schichten 66 und 68 wiederum leicht in ihrer Dicke vermindert.

Eine neue Polysiliciumschicht 74 wird jetzt über der Einrichtung, wie in Fig. 16 gezeigt, unter Benutzung bekannter Ablagerungstechniken in zum Ablagerungsschritt der Fig. 10 ähnlicher Weise abgelagert. Die Schicht 74 hat bevorzugt eine Dicke von ungefähr 400 nm.

Als nächstes wird eine teilweise Oxidation der Polysiliciumschicht 74 durchgeführt, um eine Polyoxidschicht 76 mit einer Dicke von ungefähr 100 nm, wie in Fig. 17 gezeigt, zu erzeugen. Die Oxidation vermindert die Polysiliciumschicht 74 auf eine Dicke von ungefähr 350 nm.

In Fig. 18 ist eine Einrichtung 10 gezeigt, nachdem ein Muster 78 aus lichtempfindlicher Abdeckmaske zur Maskierung der Polyoxidschicht 76 benutzt wurde, die an der Stelle 26 völlig und an der Stelle 24 teilweise weggeätzt wird. Das verbleibende Polyoxid 76 liegt sowohl über einem unteren Abschnitt 80 und einem oberen Abschnitt 82 der Polysiliciumschicht 74 an einer Stelle 24.

In Fig. 19 ist die lichtempfindliche Abdeckmasse entfernt worden, und das verbleibende Polyoxid 76 wurde als Maske zur Ätzung der Polysiliciumschicht 74 benutzt, wodurch die Schicht 74 völlig von der Stelle 26 und teilweise von der Stelle 24 entfernt wurde, um den gezeigten Aufbau zu erzeugen.

Es ist ersichtlich, daß die Verfahrensschritte zur Erzeugung der zweiten Polysiliciumschicht 74, wie sie in Fig. 16 bis 19 gezeigt sind, im wesentlichen die gleichen (außer Dickenvariationen), wie die Verfahrensschritte zur Erzeugung der ersten Polysiliciumschicht 66 sind, die in Fig. 10 bis 14 gezeigt sind, außer daß die Schicht 74 bei der Stufe des Verfahrens, die in Fig. 19 gezeigt ist, undotiert bleibt. In dieser Beschreibung bedeutet "undotiert" "im wesentlichen frei von die Leitfähigkeit beeinflussenden Verunreinigungen" wie Phosphor (n-Typ), Bor (p-Typ) und ihre bekannten Funktionaläquivalente.

Es versteht sich ebenso, daß die Anordnung der Polysiliciumschichten 66 und 74 es erlaubt, daß die Elemente derart, wie sie an der Stelle 24 gezeigt sind, in dichter Weise auf der Einrichtung 10 angeordnet werden. Insbesondere werden durch die Überlappung des Feldoxids 42 durch die Schicht 66 und die ähnliche Überlappung der Schicht 66 durch die Schicht 74 Zwischenverbindungen zwischen benachbarten Zellen (nicht gezeigt) erleichtert, und die Bildung von Kontakten bzw. Anschlüssen in den nachfolgenden Schritten bildet keinen begrenzenden Faktor bei der Wahl des Ausmaßes des aktiven Oberflächengebiets 14, das dem Element 24 zugeordnet ist.

Als nächstes wird eine Ätzung durchgeführt, die selektiv einen Bereich der thermischen Oxidschicht 70 entfernt, um einen Bereich der Oberfläche 14 in dem Gebiet der Stelle 24, das nicht mit Polysilicium bedeckt ist, freizulegen, und die die thermische Oxidschicht 72 entfernt, um Bereiche der Oberfläche 14 im Gebiet der Stelle 26, die nicht mit Polysilicium bedeckt sind, freizulegen. Danach wird unter Verwendung bekannter Techniken ein n-Dotierungsmittel, vorzugsweise Phosphor, diffundiert, wodurch die Schichten thermischen Oxids 50, 52 und 70 als Diffusionsmasken bei der Erzeugung der N⁺-Bereiche 86, 88 und 90 in dem Substrat 12, bis zu einer Tiefe von ungefähr 1500 nm unterhalb der Oberfläche 14 in Übereinstimmung mit dem Aufbau der Fig. 20, wirken. Der Phosphor diffundiert auch in die oberste Polysiliciumschicht 74 (durch Punktierung angezeigt), wodurch die Schicht 74 stark n-dotiert und dadurch hochleitfähig wird. In einer alternativen Ausführungsform unter Benutzung eines n-leitfähigen Substrats wurde eine p- Tpy-Diffusion, gewöhnlich unter Verwendung von Bor, bei dieser Stufe durchgeführt, um den Aufbau vom zum hier gezeigten komplementären Leitfähigkeitstyp zu erzeugen.

Um sicherzugehen, daß kein thermisches Oxid auf der Oberfläche dort zurückgelassen wird, wo die Diffusion durchgeführt werden soll, ist es allgemein üblich, etwas zu überätzen, wodurch ein beträchtliches Ausmaß an seitlichem Ätzen oder Unterhöhlen verursacht wird, das die Quelle von Problemen in den Gebieten sein kann, die durch Bezugszeichen 84 bezeichnet sind. Eine exakte Steuerung der Ätzdauer wird das Ausmaß der Unterhöhlung äußerst gering halten, was darin resultieren kann, daß eine geringe Menge an Polyoxidschichten 62 und 64, wie in Fig. 20 gezeigt, über den Polysiliciumschichten 66 und 68 zurückgelassen wird. In jedem Falle muß die Ätzdauer lange genug sein, um alles Oxid von der Polysiliciumschicht 74 und von den Bereichen der Oberfläche 14 über den Diffusionsbereichen 86, 88 und 90 zu entfernen, um den n-Dotierungsmitteln zu ermöglichen, dort hinein zu diffundieren.

Die vergrößerte Ansicht in Fig. 21 zeigt mehr im einzelnen ein typisches unterhöhltes Gebiet 84, wie das Gebiet unter der Polysiliciumschicht 68, wo die Schicht aus thermischem Oxid 52 bis zu einem gewissen Abstand seitlich vom äußeren Rand 92 der Polysiliciumschicht 68 weggeätzt wurde, welche Entfernung in typischen Fällen etwas größer als die Dicke der thermischen Oxidschicht 52 ist.

Im folgenden wird auf Fig. 22 und 23 Bezug genommen. Die Einrichtung 10 wird in einen Ofen mit Dampf bei ungefähr 900 bis 1000°C getan, so daß über den verschiedenen Polysiliciumschichten, wie mit den Bezugszeichen 94 angezeigt, und über den verschiedenen N⁺- Bereichen im Substrat 12, wie durch Bezugszeichen 96 angezeigt, Oxidschichten von ungefähr 200 nm gezüchtet werden. Die Oxidation wirkt dahin, daß die unterhöhlten Bereiche 84 ausgefüllt werden, wie deutlicher in der vergrößerten Ansicht der Fig. 23 gezeigt ist. Die Stellung des äußeren Randes der Polysiliciumschicht 68 vor der Oxidation ist durch die gestrichelte Linie 92′ angezeigt. Das Wachsen der Polyoxidschicht 94 hat den Effekt, die äußere Kante 92 der Polysiliciumschicht 68 leicht nach, in der Fig. 23 gesehen, links zu rücken. Zusätzlich rückt das Wachstum der thermischen Oxidschicht 96 die Substratoberfläche 14 von ihrer ursprünglichen Stellung 14′ nach unten. Die Dicke der gezüchteten Oxid-Schicht beträgt somit mehr als das Doppelte der Dicke des Gate-Oxids.

In Fig. 24 wurde eine Schicht 98 aus undotiertem "Hochtemperatur"-Oxid abgeschieden, vorzugsweise unter Benutzung von SiH₄ und CO₂ in bekannter Weise, bei einer Temperatur zwischen 600 und 1000°C bis zu einer Dicke von bevorzugt ungefähr 600 nm. Bei einer entsprechenden Stufe scheiden herkömmliche Verfahren typischerweise ein "Nieder-Temperatur"-Oxid in einem Bereich von 350 bis 450°C ab, das eine verhältnismäßig große Ätzgeschwindigkeit hat, was ausgedehnte Unterhöhlungsprobleme, wie oben zu Anfang geschildert, verursacht.

Die Erfindung schafft eine abgeschiedene, undotierte Oxidschicht 98, die eine der der darunterliegenden gewachsenen Oxidschichten 94 und 96 vergleichbare Ätzgeschwindigkeit hat. In einem besonders bevorzugten Vorgehen wird die Oxidschicht 98 dadurch abgeschieden, daß die Einrichtung 10 in ein herkömmliches HF-Reaktionsgefäß getan und die Einrichtung bis ungefähr 900 oder 950°C erhitzt wird um die Reaktionen: SiH₄ + 2 CO₂ → SiO₂ + 2 CO + 2 H₂ auszulösen.

Gemäß einem zusätzlichen Merkmal der Erfindung ist die Schicht 98 eine zusätzliche, redundante Oxidschicht, die mögliche Fehler, wie kleine Löcher oder Feinlunker in den darunterliegenden Oxidschichten 94 oder 96 bedeckt.

Die weitere Beschreibung dient nicht der Erläuterung der Erfindung selbst, sie zeigt lediglich weitere Vorteile auf, die mit dem bisher beschriebenen Verfahren erzielbar sind.

Dann wird eine Maske 100 aus lichtempfindlicher Abdeckmasse über der abgeschiedenen Oxidschicht 98 gebildet. Als nächstes werden Kontakt- bzw. Anschlußfenster 102 geöffnet, indem durch die Bereiche der Oxidschicht 98, die nicht durch die Maske 100 aus lichtempfindlicher Abdeckmasse bedeckt sind, durchgeätzt wird, und das Ätzen durch die darunterliegenden Oxidschichten 94 und 96, wie in Fig. 25 gezeigt, fortgesetzt wird. Obwohl ein gewisses Maß an seitlichem Ätzen die Schicht 100 aus lichtempfindlicher Abdeckmasse in der typischen Weise der Fig. 26 unterhöhlt, ist das Maß der Unterhöhlung aufgrund der eng aneinander angepaßten Ätzgeschwindigkeiten der undotierten "Hochtemperatur"-Oxidschicht 98 und der darunterliegenden Oxidschichten 94 und 96 äußerst gering. Dementsprechend können sehr kleine Anschlüsse erzeugt werden, wie weiter unten ersichtlich ist.

Als nächstes wird die Schicht aus lichtempfindlicher Abdeckmasse 100 entfernt, und ein Stabilisierungsschritt, vorzugsweise unter Verwendung von Phosphordiffusion, durchgeführt, wie durch die Punktierung entlang der offenliegenden Oxidoberflächen, gezeigt in Fig. 27 und der vergrößerten Ansicht der Fig. 28, angedeutet ist. Die Phosphorstabilisierung hat die Wirkung, sehr dünne Oxidschichten 104 auf freiliegenden Siliciumoberflächen (als Beispiel ausdrücklich in Fig. 28 gezeigt) zu erzeugen, die ungefähr 2 bis 10 nm dick sind.

Es ist bequem, die Einrichtung 10 gleichzeitig mit der Stabilisierung zu gettern, was dadurch erreicht werden kann, daß alles, außer der Rückseite (das ist die Bodenfläche des Substrats 12 mit Oxid darauf, nicht gezeigt), nach dem Öffnen der Fenster 102 mit lichtempfindlicher Abdeckmasse bedeckt wird, und dann die Rückseite bis zum sauberen Silicium freigelegt wird. Die Stabiliserung schreitet dann fort, wie im vorherigen Absatz beschrieben, durch Entfernung der lichtempfindlichen Abdeckmasse und dadurch, daß die Einrichtung 10 einer Phosphordiffusion ausgesetzt wird, was metallische Verunreinigungen zur Rückseite gettert, wodurch der Leckstrom in günstiger Weise vermindert wird.

Nach dem Phosphorstabiliserungsschritt ist es notwendig, die Anschlußfenster 102 durch die Oxidschichten 104 hindurch wieder zu öffnen. Eine Schicht aus lichtempfindlicher Abdeckmasse (nicht gezeigt) wird unter Benutzung der gleichen Maskendeckung, die die Schicht 100 erzeugte, wieder aufgebracht. Dann werden die Oxidschichten 104 bis zum darunterliegenden Silicium durchgeätzt, um die Anschlußfenster 102 wieder zu öffnen, und die lichtempfindliche Abdeckmasse wird entfernt, um Fenster 102, die in einer typischen Form in Fig. 29 dargestellt sind, zu erzeugen.

Die Fensteröffnung 102 an der Oberfläche 14 aus Fig. 29 kann bis auf weniger als 5 µm im Durchmesser gesteuert werden, währenddessen bekannte Verfahren vorher auf ungefähr 8 µm begrenzt waren.

Demgemäß ist zu erkennen, daß das Verfahren eine Methode zur Herstellung sehr kleiner Fenster liefert, so daß Kontakte bzw. Anschlüsse darin mit Exaktheit angeordnet werden können. Dieses wichtige Merkmal des Verfahrens wird durch die oben angegebene Folge von Schritten, in denen die Fenster durch undotierte Oxidschichten vor der Stabilisierung geätzt werden, erreicht. Es wurde gefunden, daß das hier beschriebene Verfahren eine Verminderung des den Kontakten bzw. Anschlüssen zugeordneten Oberflächengebiets um ungefähr 40% gegenüber dem besten bekannten Stand der Technik erlaubt.

Abschließend wird ein Metallisierungsverfahren benutzt, um die Anschlüsse 106, 108, 110, 112, 114 und 116 in den Fenstern 102 zu bilden, was den Aufbau der Einrichtung aus Fig. 30 ergibt. Die Anschlüsse werden vorzugsweise durch Vakuumabscheidung von Aluminium, Fotomaskierung von Bereichen des Aluminiums und Ätzung der unmaskierten Bereiche mit Ätzmitteln, die selektiv das Aluminium aber nicht die darunterliegende Oxidschicht 98 angreifen, gebildet.

Der Fachmann wird die Nützlichkeit der Elementstrukturen aus Fig. 30 erkennen, worin das Element an der Stelle 24 als Ladungsspeicherzelle oder Speicherzelle und das Element an der Stelle 26 als Feldeffekttransistor dient. Insbesondere ist das Element 26 ein n-Kanal- Anreicherungstyp-FET mit einem selbst ausgerichteten Silicium-Gate, ähnlich dem in der US 3 898 105 (Mai et al.), die schon oben genannt wurde, beschriebenen, wobei der Anschluß 114 als Gateanschluß an das Siliciumgate 68 und die Anschlüsse 112 und 160 als Quellen (source)- und Senken (drain)-Anschlüsse an die Bereiche 88 und 90 dienen. Die Erfindung kann auch dazu verwandt werden, n-Kanal- Verarmungstyp-FETs ebenso wie beide Typen von p-Kanal-FETs durch Abwandlung der Verfahrensschritte, die hier im einzelnen genannt sind, in Übereinstimmung mit der US 3 898 105 (Mai et al.), zu erzeugen.

Das Element an der Stelle 24 ist eine Speicherzelle auf kleiner Fläche, vom Typ mit zerstörendem Auslesen, der bekannt ist, mit einem einzelnen Transistor und einem einzelnen Kondensator. Eine komplementäre Speicherzelle mit Leitfähigkeitstypen, die denen, die speziell an der Stelle 24 der Fig. 30 gezeigt sind, entgegengesetzt sind, kann erzeugt werden, wie dem Fachmann klar ist.

Die Arbeitsweise einer Speicherzelle, wie der Zelle 24 der Fig. 30, ist bekannt. Kurz gesagt wird der Anschluß 106 mit einer Spannung vorgespannt, die ausreicht, eine Ladung von Minoritätsträgern im Substrat 12 in einer Region 118 entlang der Oberfläche 14, zu der sich die leitende Polysiliciumschicht 66 in enger Nähe befindet, zu halten. Das hieße in einer Analogschaltung, daß durch die Oxidschicht 50, die als Dielektrikum zwischen der Polysiliciumschicht 66 und der Ladungsspeicherregion 118 in Gegenüberlage darunter dient, ein Kondensator gebildet wird. Die Anwesenheit oder Abwesenheit einer Ladung in der Speicherregion 118 stellt eine binäre Information dar, die durch den Bereich 86 und den Anschluß 110 sowohl gefühlt als auch geändert werden kann, wenn immer ein Gate-Signal an den Anschluß 108 angelegt wird. Ein Gate-Signal, das an den Anschluß 108 mit einer dem Fachmann bekannten, ausreichend hohen Spanung angelegt wird, wird durch die leitende Polysiliciumschicht 74 weitergetragen und induziert einen Kanal im Substrat entlang einer Region 120 nahe der Oberfläche 14 unmittelbar unter der Oxidschicht 70. Solch ein induzierter Kanal in der Region 120 erlaubt eine elektrische Kommunikation zwischen dem Datenübertragungsbereich 86 und der Ladungsspeicherregion 118. Die Region 120 ist das Schaltungsäquivalent eines Kanalbereichs in dem FET; der in dieser Ausführungsform ein n-Kanal-Anreicherungstyp-FET ist. Daher kann die Speicherzelle 24 so betrachtet werden, als weise sie einen einzelnen Transistor und einen einzelnen Kondensator in der Grundfunktion auf, wobei als vernachlässigbar jegliche zufällige Kapazitäten und Widerstände des Aufbaues nicht betrachtet werden.

Ein Vorteil der Verfahrensschritte des Verfahrens hat mit der Bildung isolierender Schichten 50, 62 und 70, die unterschiedliche Dicken haben, die wichtig für die richtige Funktion der Einrichtung sind, zu tun. Wie oben erörtert, erzielt das Verfahren erfolgreich eine verhältnismäßig dünne Oxidschicht 50, die bevorzugt eine Dicke von ungefähr 90 nm hat, eine etwas dickere Oxidschicht 70, die bevorzugt eine Dicke von ungefähr 150 bis 200 nm und eine wesentlich dickere Oxidschicht 62 mit einer Dicke über 300 nm. Im Idealfall sollte die Schicht 62 so dick wie möglich sein, um jegliche parasitäre Kapazität, die zwischen den Polysiliciumschichten 66 und 74 existiert, vernachlässigbar zu machen. Da die Schicht 62 aus Polyoxid besteht, das aus dem 600 nm-Niederschlag aus Polysilicium, das die Schicht 66 erzeugte, gewachsen ist, ist die Dicke der Schicht 62 praktisch auf ein Maximum von ungefähr 800 nm begrenzt, was immer noch eine ausreichende Dicke an Polysilicium für die Schicht 66 übrig läßt. In gegenwärtigen Handelsausführungsformen ist die Schicht 42 ungefähr 400 nm dick, wobei eine Dicke zwischen 300 bis 600 nm annehmbar ist. Aus der Beschreibung zusammen mit den Zeichnungen wird offensichtlich, daß die Erfindung eine breite Anwendbarkeit bei kommerziellen Halbleitereinrichtungen hat. Insbesondere beweist das beschriebene Verfahren eine große Nützlichkeit bei der Herstellung von Speichern mit wahlfreiem Zugriff (RAM) mit hoher Dichte, und hat die Herstellung eines "16K RAM" (d. h. eines Speichers mit wahlfreiem Zugriff, der 16384 Speicherzellen hat) erleichtert.

Claims (5)

1. Verfahren zur Ausbildung eines Feldeffekttransistors in einer Halbleiter­ vorrichtung mit folgenden Schritten:

• a) auf der Oberfläche eines Halbleiterkörpers (14) wird eine Oxid-Isolier­ schicht (52) ausgebildet,
• b) auf einem ausgewählten Abschnitt der Oxid-Isolierschicht (52) wird eine Gate- Polysiliciumschicht (68) ausgebildet,
• c) selektiv werden Abschnitte der Oxid-Isolierschicht (52) unter Verwendung der Gate-Polysiliciumschicht (68) als Maskierung weggeätzt, um Bereiche der Oberfläche des Halbleiterkörpers (14) freizulegen, wobei die Gate- Polysiliciumschicht (68) teilweise unterschnitten bzw. unterätzt wird, wobei Abschnitte der Oxid-Isolierschicht (52) unter der peripheren Kante der Polysiliciumschicht (68) lateral geätzt werden,
• d) Dotierungsmittel werden durch die freigelegten Bereiche in den Halb­ leiterkörper (14) eindiffundiert,
• e) die Vorrichtung einer oxidierenden Umgebung ausgesetzt wird, um gleich­ zeitig sowohl den peripheren Randbereich der Gate-Polysiliciumschicht (68) als auch die Oberfläche des Halbleiterkörpers (14), der an den un­ terhöhlten bzw. unterschnittenen Bereich angrenzt, zu oxidieren, wobei sich der periphere Randbereich der Gate-Polysiliciumschicht (68) etwas verschiebt, um Oxidschichten (94, 96) aufzuwachsen, wodurch der seitlich bzw. lateral unterhöhlte oder unterschnittene Bereich (84) mit einer Sub­ strat-Oxidkomponente (96) und einer Oxidkomponente (94) der Polysili­ ciumschicht des peripheren Randbereichs überwachsen wird,

dadurch gekennzeichnet, daß

• f) die Vorrichtung der oxidierenden Umgebung in Form von Dampf bei weniger als 1000°C ausgesetzt wird,
• g) wobei der seiflich bzw. lateral unterhöhlte oder unterschrittene Bereich (84) mit Oxid ausgefüllt wird und die an dem peripheren Randbereich der Polysiliciumschicht ausgebildete Oxidschicht-eine Dicke von etwa 200 nm erhält, und
• h) die Oxid-Isolierschicht (52) gemäß Schritt a) mit einer Dicke von bis zu ungefähr 90 nm aufgewachsen wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt 1b) enthält, daß Polysilicium (54) auf der Oxid-Isolierschicht (52) abgeschieden bzw. abgelagert wird und das Polysilicium (54) oxidiert wird, um eine Oxidschicht (56) zur Maskierung zu bilden und die Oxidschicht (52) zur Maskierung beim selektiven Ätzen der Polysiliciumschicht (54) zu verwenden, um das Gate (68) auszubilden.

3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch ge­ kennzeichnet, daß mit dem nach dem Verfahrensschritt e) fol­ genden Schritt f) eine redundante Oxidschicht (98) auf der Vor­ richtung abgeschieden wird.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch ge­ kennzeichnet, daß beim Verfahrensschritt d) gleichzeitig mit dem Eindiffundieren von Dotierungsstoffen in den Halbleiterkörper (14) auch Dotierungsstoffe in die Gate-Polysiliciumschicht (68) eindif­ fundiert werden, um dabei die Gate-Polysiliciumschicht (68) lei­ tend zu machen.