JPS6023504B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS6023504B2 JPS6023504B2 JP55007333A JP733380A JPS6023504B2 JP S6023504 B2 JPS6023504 B2 JP S6023504B2 JP 55007333 A JP55007333 A JP 55007333A JP 733380 A JP733380 A JP 733380A JP S6023504 B2 JPS6023504 B2 JP S6023504B2
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- JP
- Japan
- Prior art keywords
- region
- memory device
- type
- semiconductor memory
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体基板の主表面に設けられたＭＯＳトラン
ジスタとキャパシタとを一組のメモリ・セルとして構成
した半導体メモリ装置の新規な構造に関する。
ジスタとキャパシタとを一組のメモリ・セルとして構成
した半導体メモリ装置の新規な構造に関する。
１トランジスタ１キャパシタ型半導体メモリ装置は簡単
な回路構成で、第１図に示している様に１ケのＭＯＳト
ランジスタＬと１ケのキヤパシタ２とでメモリ・セルを
構成し、容易にセルフアラィン方式で形成することがで
きるために、高集積化に最適とされている。
な回路構成で、第１図に示している様に１ケのＭＯＳト
ランジスタＬと１ケのキヤパシタ２とでメモリ・セルを
構成し、容易にセルフアラィン方式で形成することがで
きるために、高集積化に最適とされている。
ところで、従来の半導体メモリ装置はその断面図を第２
図に示している様に、公知の選択酸化法によってフィー
ルド酸化膜３を形成した後、該フィールド酸化膜（セル
分離領域）で区分けしたセル領域４内にメモリ・セルを
形成している。
図に示している様に、公知の選択酸化法によってフィー
ルド酸化膜３を形成した後、該フィールド酸化膜（セル
分離領域）で区分けしたセル領域４内にメモリ・セルを
形成している。
しかしメモリセル内に設ける不純物領域（例えば、ｐ型
セル基板に設ける情報蓄積用やビットライン用のｎ＋型
領域）をセルフアラィン方式で形成しても、フィールド
酸化膜とセル領域内のメモリ・セルとはセルフアラィン
ではないために、両者の位置ずれ誤差を考慮した余裕寸
法をセル領域に与えなければならない。したがってそれ
だけセル領域の面積も広くなり、高度の集積化を阻害し
ているのが現状である。またフィールド酸化膜３を設け
ずに、上面にフィールドシールド層を設けて、セル間の
分離をおこなう半導体メモリ装置の構造が知られている
が、これは上記例のフィールド酸化膜領域に、一定幅以
上の間隔を設けておかなければ、当該セルの不純物領域
と隣接セルの不純物領域とがパンチスル−して接触し、
メモリエラーを起こす心配があり、その点より高集積化
に制約がある。
セル基板に設ける情報蓄積用やビットライン用のｎ＋型
領域）をセルフアラィン方式で形成しても、フィールド
酸化膜とセル領域内のメモリ・セルとはセルフアラィン
ではないために、両者の位置ずれ誤差を考慮した余裕寸
法をセル領域に与えなければならない。したがってそれ
だけセル領域の面積も広くなり、高度の集積化を阻害し
ているのが現状である。またフィールド酸化膜３を設け
ずに、上面にフィールドシールド層を設けて、セル間の
分離をおこなう半導体メモリ装置の構造が知られている
が、これは上記例のフィールド酸化膜領域に、一定幅以
上の間隔を設けておかなければ、当該セルの不純物領域
と隣接セルの不純物領域とがパンチスル−して接触し、
メモリエラーを起こす心配があり、その点より高集積化
に制約がある。
本発明はこの様な余裕寸法を除いて、セル分離領域をも
含めたセルフアラィン方式で形成することができる構造
を備えた半導体メモリ装置を提案するもので、その特徴
は半導体基板と同一導電型の高濃度不純物層からなるセ
ル分離領域が、前記半導体基板とは反対導電型の不純物
層を相殺して分断するように設けられ、且つ、該セル分
離領域上に設けられたフィールドシールド層を具備し、
該フィールドシールド層の一部をキャパシタの一方の電
極とした半導体メモリ装置。
含めたセルフアラィン方式で形成することができる構造
を備えた半導体メモリ装置を提案するもので、その特徴
は半導体基板と同一導電型の高濃度不純物層からなるセ
ル分離領域が、前記半導体基板とは反対導電型の不純物
層を相殺して分断するように設けられ、且つ、該セル分
離領域上に設けられたフィールドシールド層を具備し、
該フィールドシールド層の一部をキャパシタの一方の電
極とした半導体メモリ装置。
以下、本発明を一実施例を参照して詳細に説明する。
第３図ａは平面図、第３図はｂは同図ａのＡＡ′断面図
であり、セル分離帯を中央として相対する２つのメモル
セルを図示している。
であり、セル分離帯を中央として相対する２つのメモル
セルを図示している。
同図においてＩＣはＰ型半導体基板、１１はフィールド
・シールド層、１２はＰ＋型セル分離領域、１３はキャ
パシタ電極、１４，１５はｎ＋型領域を示しており、そ
のうちのｎ十型領域１５を接続してビットライン１６が
半導体基板１０中にセル分離領域と平行して形成され、
ワードライン１７はゲ−ト電極１８を結んで、ビットラ
イン１６と直交して形成されている。そしてゲート電極
１８とｎ十型領域１ ４，１５とでｎチャンネルＭＯＳ
トランジスタを構成し、キャパシ夕霞極１３とｎ十型領
域１４とその間に介在する酸化膜とでキャパシタを構成
しているのであるが、Ｎ＋型領域１４と半導体基板１０
との界面に設けられたＰ＋型層１９は半導体基板より高
濃度のご型層で、これは空乏層の拡がりを押えて接合容
量を大きくするためのものであり、高濃度化を図るため
にメモリセルを小型にすればキヤパシタの容量もそれに
比例して小さくなるから、この様にして出来るだけ容量
を大きくして大きな信号値がえられる様にしているもの
である。且つＰ＋型セル分離領域１２は、その両側のセ
ルのｎ＋型領域１５相互の間、又は、ｎ＋型領域１４相
互の間がパンチスルーによって接触しないように、Ｐ＋
型半導体基板より高濃度なご型不純物領域に形成したも
のである。
・シールド層、１２はＰ＋型セル分離領域、１３はキャ
パシタ電極、１４，１５はｎ＋型領域を示しており、そ
のうちのｎ十型領域１５を接続してビットライン１６が
半導体基板１０中にセル分離領域と平行して形成され、
ワードライン１７はゲ−ト電極１８を結んで、ビットラ
イン１６と直交して形成されている。そしてゲート電極
１８とｎ十型領域１ ４，１５とでｎチャンネルＭＯＳ
トランジスタを構成し、キャパシ夕霞極１３とｎ十型領
域１４とその間に介在する酸化膜とでキャパシタを構成
しているのであるが、Ｎ＋型領域１４と半導体基板１０
との界面に設けられたＰ＋型層１９は半導体基板より高
濃度のご型層で、これは空乏層の拡がりを押えて接合容
量を大きくするためのものであり、高濃度化を図るため
にメモリセルを小型にすればキヤパシタの容量もそれに
比例して小さくなるから、この様にして出来るだけ容量
を大きくして大きな信号値がえられる様にしているもの
である。且つＰ＋型セル分離領域１２は、その両側のセ
ルのｎ＋型領域１５相互の間、又は、ｎ＋型領域１４相
互の間がパンチスルーによって接触しないように、Ｐ＋
型半導体基板より高濃度なご型不純物領域に形成したも
のである。
次に本発明の製造工程を第３図ｂの断面に相当する第４
図ａ〜ｆに示す断面図で説明すると、先づ第４図ａに示
す様にＰ型半導体基板１０上に酸化膜２０を生成し、そ
の上面にＣＶＰ法によって多結晶シリコン層２１及び窒
化膜２２を被覆する。
図ａ〜ｆに示す断面図で説明すると、先づ第４図ａに示
す様にＰ型半導体基板１０上に酸化膜２０を生成し、そ
の上面にＣＶＰ法によって多結晶シリコン層２１及び窒
化膜２２を被覆する。
酸化膜２０はキャバシタ絶縁膜として利用されるから、
その点を留意して生成せしめる。次いで第４図ｂに示す
様にレジスト膜２３を塗布パターンニングして、ｎ十型
領域１４，１６上の窒化膜２２を除去し、次に加速電圧
とドーズ量を加減して、棚素及び燐をイオン注入する。
そしてレジスト膜２３を除去してアニールすると、燐が
注入されたｎ十型領域１４，１５及び棚素が注入された
Ｐ十型層１９を形成することができるが、このアニール
は以降の工程の高温処理と共用して差しつかえない。次
いで第４図ｃに示す様に高温度で酸化して酸化膜２４を
露出した多結晶シリコン層２１の表面に生成する。
その点を留意して生成せしめる。次いで第４図ｂに示す
様にレジスト膜２３を塗布パターンニングして、ｎ十型
領域１４，１６上の窒化膜２２を除去し、次に加速電圧
とドーズ量を加減して、棚素及び燐をイオン注入する。
そしてレジスト膜２３を除去してアニールすると、燐が
注入されたｎ十型領域１４，１５及び棚素が注入された
Ｐ十型層１９を形成することができるが、このアニール
は以降の工程の高温処理と共用して差しつかえない。次
いで第４図ｃに示す様に高温度で酸化して酸化膜２４を
露出した多結晶シリコン層２１の表面に生成する。
次いで第４図ｄに示す様にレジスト膜２５を塗布パター
ンニングして、ゲート電極１８形成予定領域上の窒化膜
２２を被覆し、そしてセル分離領域１２を形成する領域
上の窒化膜２２のみ露出させて熱燐酸溶液で除去する。
ンニングして、ゲート電極１８形成予定領域上の窒化膜
２２を被覆し、そしてセル分離領域１２を形成する領域
上の窒化膜２２のみ露出させて熱燐酸溶液で除去する。
次に棚素イオン注入してＰ＋型層１９より深く、且つよ
り高濃度のＰ＋型セル分離領域１２を形成する。この場
合もアニールは以降の工程と同時に行えばよい。次いで
第４図ｅに示す様にレジスト膜２５を除去した後に、再
びレジスト膜２６を塗布パターンニングしてセル分離領
域１２上を被覆し、そしてゲート電極形成予定領域上の
窒化膜２２を露出させてエッチング除去する。
り高濃度のＰ＋型セル分離領域１２を形成する。この場
合もアニールは以降の工程と同時に行えばよい。次いで
第４図ｅに示す様にレジスト膜２５を除去した後に、再
びレジスト膜２６を塗布パターンニングしてセル分離領
域１２上を被覆し、そしてゲート電極形成予定領域上の
窒化膜２２を露出させてエッチング除去する。
そして更に該領域の多結晶シリコン層２１をもエッチン
グ除去する。そうすることによって残存した多結晶シリ
コン層２１はキャパシタ電極１３とフィールドシールド
層１１とに分離形成される。次いでレジスト膜２６を除
去し、必要なればゲート電極形成領域の酸化膜２０をも
除いた後、高温度処理してゲート酸化膜を所要の膜厚に
生成する。
グ除去する。そうすることによって残存した多結晶シリ
コン層２１はキャパシタ電極１３とフィールドシールド
層１１とに分離形成される。次いでレジスト膜２６を除
去し、必要なればゲート電極形成領域の酸化膜２０をも
除いた後、高温度処理してゲート酸化膜を所要の膜厚に
生成する。
そうすると第４図ｆに示す様に残存した多結晶シリコン
層からなるキヤパシタ電極１３とフィールドシールド層
１１との表面にも酸化膜２７が同時に生成される。次い
でＣＶＤ法により多結晶シリコン層を被着させ、パター
ンニングしてゲート電極１８及び該ゲート電極を結んだ
ワードライン１７を形成して第３図ｂに示す如き断面図
をもった構造に形成される。
層からなるキヤパシタ電極１３とフィールドシールド層
１１との表面にも酸化膜２７が同時に生成される。次い
でＣＶＤ法により多結晶シリコン層を被着させ、パター
ンニングしてゲート電極１８及び該ゲート電極を結んだ
ワードライン１７を形成して第３図ｂに示す如き断面図
をもった構造に形成される。
以上の製造工程から判る様に、本発明は窒化膜を高度に
利用して、セル分離領域１２をもセルフアラィン方式で
形成する方法で、何れの領域にも余裕寸法を抜ける必要
がない構造となっている。
利用して、セル分離領域１２をもセルフアラィン方式で
形成する方法で、何れの領域にも余裕寸法を抜ける必要
がない構造となっている。
したがって、不純物注入法やパターン精度の制御が可能
なかぎり小型化することができるメモリ・セルであり、
最もも高集積化した半導体メモリ装置と言える。又、実
施例の様にＰ十型層１９を利用すれば、高集積化しても
、Ｈｉ−ＣＲＡＭとして知られている容量の大きなメモ
リ・セルとなり、信頼性の維持が可能である。
なかぎり小型化することができるメモリ・セルであり、
最もも高集積化した半導体メモリ装置と言える。又、実
施例の様にＰ十型層１９を利用すれば、高集積化しても
、Ｈｉ−ＣＲＡＭとして知られている容量の大きなメモ
リ・セルとなり、信頼性の維持が可能である。
その上に、本発明はしジストマスクを形成してエッチン
グする工程艮０ちリゾグラフィ技術を適用する工程も少
なく、そのため製造歩留も良く、又従来の製造技術をそ
のまま使用できるので実施上の障害もない。
グする工程艮０ちリゾグラフィ技術を適用する工程も少
なく、そのため製造歩留も良く、又従来の製造技術をそ
のまま使用できるので実施上の障害もない。
この様に本発明は実用価層が高くて、メモリ装置の高集
積化が容易になり、その高性能化が図れるものである。
積化が容易になり、その高性能化が図れるものである。
尚、上記説明はｎチャンネルメモリセルで行なったが、
Ｐチャンネル型にも適用できることは言うまでもない。
図面の簡単な説明第１図は１トランジスタ１キャパシタ
型メモリの回路図、第２図は、その断面構成図、第３図
ａ及びｂは本発明の半導体メモリ装置の構造を示す図、
第４図ａ〜ｆは本発明の製造工程順図である。
Ｐチャンネル型にも適用できることは言うまでもない。
図面の簡単な説明第１図は１トランジスタ１キャパシタ
型メモリの回路図、第２図は、その断面構成図、第３図
ａ及びｂは本発明の半導体メモリ装置の構造を示す図、
第４図ａ〜ｆは本発明の製造工程順図である。
図中、１川ま半導体基板、１ １はフィールドシールド
層、１２はセル分離領域、１３はキャパシタ電極、１４
，１５はｎ十型領域を示している。
層、１２はセル分離領域、１３はキャパシタ電極、１４
，１５はｎ十型領域を示している。
多′函多２図
多３図
多４図
多４図
Claims (1)
- １ トランジスタ１のキヤバシタ形の半導体メモリ装置
において、半導体基板と同一導電型の高濃度不純物層か
らなるセル分離領域が、前記半導体基板とは反対導電型
の不純物層を相殺して分断するように設けられ、且つ、
該セル分離領域上に設けられたフイールドシールド層を
具備し、該フイールドシールド層の一部をキヤパシタの
一方の電極としたことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55007333A JPS6023504B2 (ja) | 1980-01-24 | 1980-01-24 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55007333A JPS6023504B2 (ja) | 1980-01-24 | 1980-01-24 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56104461A JPS56104461A (en) | 1981-08-20 |
| JPS6023504B2 true JPS6023504B2 (ja) | 1985-06-07 |
Family
ID=11663020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55007333A Expired JPS6023504B2 (ja) | 1980-01-24 | 1980-01-24 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6023504B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248041A (ja) * | 1985-08-28 | 1987-03-02 | Nec Corp | 半導体集積回路装置 |
| JP2570447B2 (ja) * | 1989-12-29 | 1997-01-08 | 日本電気株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5359384A (en) * | 1976-09-13 | 1978-05-29 | Texas Instruments Inc | Nnchannel mos silicon gate ram cell |
-
1980
- 1980-01-24 JP JP55007333A patent/JPS6023504B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5359384A (en) * | 1976-09-13 | 1978-05-29 | Texas Instruments Inc | Nnchannel mos silicon gate ram cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56104461A (en) | 1981-08-20 |
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