DE2723254A1 - Halbleiterstruktur mit vom halbleitermaterial isolierten polysiliciumelektroden und verfahren zu ihrer herstellung - Google Patents

Description

Böblingen, den 16. Mai 1977 oe-se/bb 2 7 2 3 2 B 4

Anmelderin:

International Business Machines Corporation, Armonk, N.Y. 10504

Amtliches Aktenzeichen:

Neuanmeldung

Aktenzeichen der Anmelderin: YO 976 017

Vertreter:

Patentassessor
Dipl.-Chem. Dr. rer. nat. Dietrich Oechßler Böblingen

Bezeichnung:

Halbleiterstruktur mit vom Halbleitermaterial isolierten Polysiliciumelektroden und Verfahren zu ihrer Herstellung

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Die Erfindung betrifft eine Halbleiterstruktur der im Oberbegriff des Patentanspruchs 1 angegebenen Art und ein Verfahren der im Patentanspruch 10 angegebenen Art zur Herstellung insbesondere solcher Halbleiterstrukturen.

Halbleiterbauelemente mit vom Halbleitersubstrat isolierten Elektroden, wie z.B. Anreicherungs-FETs, Verarmungs-FETs und Kondensatoren für die Ladungsspeicherung, werden in integrierten Schaltungen in großem Umfang eingesetzt. Verarmungs-FETs werden im allgemeinen in integrierten Schaltungen als nichtlineare Lastelemente benutzt, um ein günstigeres Stromspannungsverhältnis, als es mit linearen Lastschaltkreisen, welche Widerstände oder Bauteile vom Anreieherungstyp verwenden, möglich ist, zu erzeugen. Anreicherunga-FETs werden in digitalen integrierten Schaltungen als Schalter zum Aus- und Einschalten elektrischer Ströme, d.h. von Signalen, benutzt.

Anreicherungs- und Verarmungs-FETs und Ladungsspeicherkonden-

satoren werden oft auf demselben Halbleitersubstrat erzeugt, um dadurch einen integrierten Schaltkreis, wie z.B. einen Mikroprozessor zu erzeugen. Die Herstellung solcher integrierter !Schaltungen erfordert mindestens fünf grundlegende lithographische Maskierungsschritte und wendet im allgemeinen eine Polysiliciunschicht an, um die Gate-Elektroden sowohl für die Anreicherungs -als auch für die Verarmungs-FETs und die obere Kondensatorplatte eines Ladungsspeicherkondensators zu erzeugen. Bekannte Herstellungsverfahren verwenden im allgemeinen konventionelle geätzte Kontaktlöcher, um die elektrischen Verbindungen beispielsweise zwischen den Gate-Elektroden aus Polysilicium J und dem Leiterzugmuster vom metallischen Typ herzustellen. j Justierprobleme, welche im Zusammenhang mit diesen konventionellen geätzten Kontaktlöchern auftreten, bringen es mit sich, j daß die erreichbare Packungsdichte mit dem zunehmenden Trend zu ininer stärkerer Mikrominiaturisierung der Schaltungen nicht mehr zufriedenstellend ist.

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In der Hauptpatentanmeldung wird eine vorteilhafte Eigenschaften aufweisende Halbleiterstruktur, welche dort als FET-Ein-Element-Spelcherzelle ausgebildet 1st und ein Verfahren zur Herstellung Insbesondere einer solchen Halbleiterstruktur beschrieben. Die In der Hauptanmeldung beschriebene Halbleiter-Struktur kann aufgrund ihrer Ausbildung und des angewandten Verfahrens zu ihrer Herstellung sehr kleine Abmessungen aufweisen und ermöglicht eine große Packungsdichte in den sie enthaltenden Schaltungen, d.h., sie vermeidet die genannten Nachteile des bis dahin bekannten Standes der Technik.

Die Aufgabe der vorliegenden Zusatzanmeldung ist es, eine Halbleiterstruktur, welche im wesentlichen die in der Hauptanmeldung beschriebenen und beanspruchten günstigen Strukturmerkmale und Vorteile aufweist, aber universeller als die in der Hauptanmeldung beschriebene Halbleiterstruktur verwendbar 1st und insbesondere zusätzlich zu einer oder mehreren FET-Ein-Eleroent-Speicherzellen oder anstelle dieser Speicherzellen Anreicherungs- und Verarmungs-FETs auf demselben Halbleitersubstrat enthält, und anzugeben, wie insbesondere eine solche Halbleiterstruktur im wesentlichen gemäß dem in der Hauptanmeldung beschriebenen Verfahren und unter Anwendung gegenüber der Hauptanmeldung entsprechend modifizierter Vorrichtungen in einfacher Weise und ökonomisch hergestellt werden kann.

Diese Aufgabe wird mit einer Halbleiterstruktur der eingangs genannten Art mit den Merkmalen des kennzeichnenden Teils des Anspruchs 1 und mit einem Verfahren der eingangs genannten Art mit den Merkmalen des kennzeichnenden Teils des Anspruchs 10 gelöst.

Die erfindungsgemäße Halbleiterstruktur 1st nicht nur sehr vielf Seitig verwendbar, sondern kann insbesondere für dicht gepackte auf demselben Halbleitersubstrat bzw. -plättchen (Chip) be-

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findliche. , integrierte Schaltungen, bei denen die Bauteile besonders kleine Abmessungen haben sollen, eingesetzt werden. Beispielsweise kann die erfindungsgemäße Halbleiterstruktur für FET-Ein-Element-Speicherzellen enthaltende Speicheranordnungen mit den zugehörigen_;Anreicherungs- und Verarmungs-FETs enthaltenden peripheren Schaltkreisen, wie Adressier-, Decodier- und Abfühlschaltkreisen verwendet werden. Dabei haben die FET-Ein-Element-Speicherzellen alle bereits in der Hauptanmeldung beschriebenen Vorteile, auch bezüglich der Herstellung, wozu noch weitere, nur der vorliegenden Anmeldung eigene Vorteile kommen, auf die weiter unten im Zusammenhang mit der Herstellung der Struktur eingegangen werden wird.

Andere vorteilhafte Ausgestaltungen der erfindungsgemäßen Halbleiterstruktur ergeben sich aus den Struktur-Unteransprüchen.

Bei der Herstellung insbesondere der erfindungsgemäßen Halbleiterstruktur werden fünf grundlegende lithographische Maskierungsschritte benötigt. Im Vergleich zu vor Einreichung der Hauptanmeldung bekannten Methoden jedoch können mit der vorliegenden Erfindung eine Reihe von besonderen Vorteilen erzielt werden, welche sich aus der Anwendung von zwei PoIysiliciumschichten ergeben. Diese sehr einfach auszuführende !elektrische Kontaktierung der Gate-Elektroden der Anreiche-

rungs-FETs trägt zu der erreichbaren hohen Packungsdichte bei. i

Die Polysiliciumschicht für die Herstellung der Anreicherungs-Gates wird getrennt und vor der Polysiliciumsahicht aufgebracht, welche für die Herstellung der Verarmungs-Gates und der oberen Speicherkondensator-Elektroden benutzt wird. Diese Herste1lungsfolge macht es möglich, eine oxydationshemmende .Maskierungsschicht über den Anreicherungs-Gates zu bewahren, dotierte untere Kondensatorelektroden unterhalb der oberen Kondensatorelektroden aus Polysilicium und dotierte Kanalbe- .; jreiche unterhalb der Verarmungs-Gate-islektroden aus Polysilicium zu erzeugen und eine dicke Isolation aus Oxid über den

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oberen Kondensator-Elektroden aus Polyslllclum und über den Verarmungs-Gates aus Polyslllclum unter Aussparung der Anreicherungs-Gates zu bilden. Die oxydationshemmende Schicht wird dazu benutzt, um den Anreicherungs-Gate-Bereich zu definieren (delineate) und um den Anreicherungs-Gate-Bereich aus Poly- \ silicium während des Aufwachsens der dicken Isolierschicht aus ; Oxid vor der Oxydation zu schützen. Wenn die oxydationshemmende Schicht entfernt wird, liegt der gesamte Gate-Bereich für die Kontaktierung frei. Eine Verbindungsleitung vom metallischen Typ, welche über irgend einen Teil der Anreicherungs-Gate-Elek-i trode hinweggeht, wird mit diesem Gate einen elektrischen Kontakt machen, wodurch eine selbstjustierende (self-registering) Kontaktierung mit einer großen Fehljustierungstoleranz ermöglicht wird.

Ein anderer wesentlicher Vorteil des erfindungsgemäßen Ver- ■ fahrens liegt darin, daß, da die Anreicherungs-Gate-Elektrode j vor der Verarmungs-Gate-Elektrode und aus einer anderen PoIyjsiliciumschicht gebildet wird_; eine Dotierung ohne Verwendung einer speziellen Maske zur Bildung der Verarmungs-Kanalbereiche inach der Bildung der Anreicherungs-Gate-Elektrode aber vor jder Bildung der Verarmungs-Gate-Elektrode möglich ist. Deshalb ist ein zusätzlicher Maskierungsschritt nicht notwendig. Hinzu kommt, daß bei der vorliegenden Erfindung die Dotierung jfür die Bildung der Source- und Drain-Gebiete der FETs nach jder Bildung der Verarmungs-Gate-Elektroden aus der zweiten [Polysiliciumschicht vorgenommen wird. Da die Dotierung von {Source und Drain vom selben Typ, aber von einer viel größeren {Konzentration ist, wie die des Verarmungskanals, überlagert sich die Dotierung für die Source- und Drain-Gebiete und vervollständigt die für die Herstellung des Verarmungskanals vorgenommene Dotierung in den Source- und Drain-Bereichen.

Heitere Vorteile des erfindungsgemäßen Verfahrens ergeben sich

beim Einbau einer FET-Ein-Element-Speicherzelle in die Halblei-

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terstruktur. Bel der vorliegenden Erfindung wird nämlich Insofern In einzigartiger Welse vorgegangen, als die Fabrikationsschritte, welche dazu benutzt werden, um die Gate-Elektrodenstruktur des Verarmungs-FETs herzustellen, auch dazu benutzt werden, um die obere Elektrode des Ladungsspeicherkondensators zu erzeugen. Beim Dotieren des Kanalbereichs des Verarmungs-FETs wird auch die untere Elektrode des Kondensators erzeugt. Die Polysiliciumschicht, welche zur Bildung der Polysilicium-Gate-Elektrode des Verarmungs-FETs benutzt wird, wird auch für die Bildung der oberen Elektrode des Ladungsspeicher-Kondensators benutzt. Das Material, welches dazu benutzt wird, um den Gate-Isolator bereitzustellen, wird auch dazu benutzt, um den Isolator des Ladungsspeicherkondensators bereitzustellen.

Die Feldoxidbereiche, welche festgelegte Gebiete der Halbleiteroberfläche einfassen, in welchem dann die Bauteile erzeugt {werden, dient nicht nur als Maskierung beim Dotieren der !Halbleiterbereiche sondern auch dazu, um einen FET oder eine _: Speicherzelle von anderen gleichen FETs und/oder gleichen | Speicherzellen, welche auf demselben Halbleitersubstrat vor- j handen sind, voneinander elektrisch zu isolieren.

Weitere vorteilhafte Ausgestaltungen des erfindungsgemäßen Verfahrens ergeben sich aus den Verfahrensunteransprüchen.

Die Erfindung wird anhand von durch Zeichnungen erläuterten Ausführungsbeispielen beschrieben.

Es zeigen:

Fign. 1A bis U Querschnitte entlang den in der Fig. 2 angezeigten Linien durch eine FET-Ein-Eleraent-Speicherzelle und ein Verarmungs-FET-Bauteil (FET depletion-mode device) in verschiedenen Stadien der Herstellung,

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Fign. 2Α bis 2E in Aufsicht die Folge und relative Positionierung von den fünf grundlegenden lithographischen Masken, welche entsprechend der vorliegenden Erfindung benutzt werden,

Fig. 3 das durch ein numerisches Computermode11

vorhergesagte Dotierungsprofil des Kanalbereichs des Verarmungs-FET-Bauteils, \

Fig. 4 ein Schaltungsdiagramm eines Wortleitungstrei- ;

bers (word line driver), welcher sowohl Anreicherungs(enhancement-mode)- als auch Ver- _; armungs-FETs enthält und

Fig. 5 ein Schaltkreisdiagramm eines Verarmungs-FETsj

welcher als Strombegrenzer (current limiter) für die obere Speicherkondensator-Elektrode einer Ein-Element-Speicherzellenschaltung benutzt wird.

Der Einfachheit halber behandelt die folgende Beschreibung die Heretellungsschritte einer Anordnung (array) von integrierten Schaltungen, welche eine FET-Ein-Element-Speicherzelle und Anreicherungs- und Verarmungs-FETs enthält. Es sei aber klargestellt, daß die vorliegende Erfindung benutzt werden kann, um ganz allgemein Kombinationen von Anreicherungs- und Verarmungs-FETs herzustellen.

Außerdem richtet sich die nachfolgende Diskussion von Fabrikationsschritten der Einfachheit halber bevorzugt auf die Anwendung eines Siliciumsubstrats vom ρ-Typ als Halbleitersubstrat und von Verunreinigungen vom η-Typ als eindiffundierte und einimplantierte Dotierungsverunreinigungen in die Source- und Drain-Gebiete. Dies führt zu der n-Kanal-FET-Technologie. Es sei aber klargestellt, daß es auch möglich ist, Substrate vom η-Typ und diffundierte und einimplantierte Dotierungs-

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verunreinigungen vom p-Typ bei der Anwendung der vorliegenden Erfindung für die p-Kanal-FET-Technologie zu benutzen.

Es sei klargestellt, daß, wenn sich die Diskussion auf Verunreinigungen vom η-Typ bezieht, die Prozeßschritte auch auf Verunreinigungen vom p-Typ und umgekehrt anwendbar sind. Die vorliegende Erfindung ist auch auf andere, bekannte, nicht aus Silicium bestehende Substrate anwendbar. Die hier benutzten Ausdrücke "Verbindungsleitungen vom metallischen Typ" oder "Verbindungsleitungen hoher Leitfähigkeit" beziehen sich auf Leitungen aus Metall, wie z.B. Aluminium, als auch aus nichtmetallischen Materialien (d.h. z.B. hochdotiertes Polysilicium oder intermetallische Silicide), welche nichtsdestotrotz Leitfähigkeiten von einer Größenordnung haben können, wie sie normalerweise leitfähige Metalle besitzen. Darüberhinaus werden die Ausdrücke "Polysilicium" und "polykristallines Silicium" wie auch im Stand der Technik üblich, im gleichen Sinne gebraucht. Außerdem sei klargestellt, daß wenn von Verunreinigungen von einem "ersten Typ" und von Verunreinigungen von einem "zweiten Typ" die Rede ist, der "erste Typ" sich auf Verunreinigungen vom n- oder p-Typ und der "zweite Typ" sich auf Verunreinigungen vom entgegengesetzten Leitfähigkeitstyp beziehen. D.h., wenn der "erste Typ" ρ ist, dann ist der "zweite Typ" n. Wenn der "erste Typ" η ist, dann ist !der "zweite Typ" p. Außerdem sind die hier benutzten Ausdrücke "Gate" und "Gate-Elektrode" austauschbar.

Die Fig. 1A zeigt einen Ausschnitt aus der Struktur von der bei |der Anwendung der Erfindung ausgegangen wird. Sie ist allgeimein mit der Nr. 1 bezeichnet. Ein Siliciumsubstrat 2 vom jp-Typ mit irgend einer gewünschten Kristallorientierung (beispielsweise <1OO> ) wird durch in Scheiben Sägen und Polieren eines Siliciumkristalls vom p-Typ erhalten, welcher in der Gegenwart eines p-dotierenden Dotierungsstoffs, wie z.B. Bor, gemäß bekannten Kristallziehtechniken erzeugt worden

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ist. Andere Dotierungsstoffe vom ρ-Typ für Silicium schließen Aluminium, Gallium und Indium ein.

Die Feld-Oxid-Isolierung kann mittels irgend einer von mehreren bekannten Methoden, einschließlich der thermischen Oxydation von Halbleitersubstraten, oder durch die wohlbekannten chemischen Aufbringverfahren aus der Dampfphase, oder durch Vakuumtechniken, erzeugt werden. Darüberhinaus kann das Feld-Oxid oberhalb der Halbleiteroberfläche, oder so gebildet werden, daß es teilweise oder vollständig in das Halbleitersubstrat eingelegt ist. Ein Beispiel eines solchen Verfahrens ist das in dem US-Patent 3 899 363 offenbarte Verfahren, mit dem voll eingelegtes Oxid für Isolationszwecke erzeugt werden kann. Dabei wird in den Bereichen, in welchen das Oxid erzeugt werden soll, In das Halbleitersubstrat eine ebene Vertiefung geätzt und anschließend wird in diesen Bereichen so lange thermisch oxydiert, bis die Oxidoberfläche mit der ursprünglichen Halbleiteroberfläche planar ist. Zur Illustration des erfindungs-

gemäßen Verfahrens mit den fünf Maskierungsschritten wird ein ■ vollständig eingelegtes Feld-Isolationsoxid benutzt werden. i

Die Fig. 1A zeigt die eingelegten (recessed) Feld-Oxidbereiche 3 und die mit ihnen verbundenen implantierten Kanal-Stop-Berei-t ehe (channel stopper regions) 4 vom p-Typ, welche entsprechend dem im US-Patent 3 899 363 beschriebenen Verfahren hergestellt worden sind. Die Feld-Oxid-Isolationsbereiche sind etwa 4000 bis 10 000 8 dick und bezogen auf die Siliciumoberflache 'vollständig eingelegt. Die in der Fig. 2A gezeigte lithographische Maske wird dazu benutzt, um die Feld-Oxidbereiche 3, !welche sich von dem Anreicherungs-Bauteilbereich 5 bzw. dem Verannungs-Bauteilbereich 6 unterscheiden, abzugrenzen (delineate) . Dies ist der erste grundlegende lithographische Maskijerungsschritt. Es sei angemerkt, daß die Anreicherungs- und die Verarmungs-Bauteile innerhalb desselben Bauteilbereichs gelegen sein können oder daß sie voneinander getrennte Bauteilbereiche belegen können.

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- vs -

Eine dünne Anrelcherungs-FET-Gate-Isolationsschlcht 7 aus Siliciumdioxid wird auf das Siliciumsubstrat 2 aufgewachsen oder niedergeschlagen. Dieser Gate-Isolator, welcher etwa 200 bis 1000 8 dick ist, wird bevorzugt durch eine thermische Oxydation der Siliciumoberfläche bei 10OO °C in der Gegenwart von trockenem Sauerstoff erzeugt. Es sei angemerkt, daß, wenn dies erwünscht ist, die p-Dotierung an der Halbleiteroberfläche in den Bereichen 5 und 6 mittels Ionenimplantation oder Eindiffusion von Bor erhöhrt werden kann. Wie aus dem Stand der Technik bekannt, wird diese zusätzliche Oberflächendotierung niederer Konzentration dazu benutzt, um die Gate-Schwell-Spannung (gate threshold voltage) des Anreicherungs-FETs auf einen gewünschten Wert zu erhöhen und um einen Source- zu- Drain-Verarmungsschicht-Durchschlag (source to drain depletion layer punch-through) oder Kurzkanaleffekte zu verhindern. Die Technik des Dotierens um eine angereicherte Oberfläche zu erhalten, 1st beispielsweise von V.L. Rideout u.a. in dem Artikel "Devices pesign Considerations for Ion-Implanted η-Channel MOSFETs", im IBM J.Res. Develop., Band 19, Nr. 1, Seiten 50 bis 59, Januar ^l975, beschrieben worden. Die zusätzliche Oberflächendotierung jcann nach Belieben vor oder nach der Bildung der Gate-Oxid-Schicht 7 vorgenommen werden. Dann wird eine Schicht aus polytristallinem Silicium 8 aufgebracht. Die Polysiliciumschicht lsi itwa 1500 bis 5000 A* dick und kann durch chemisches Niederschlagen aus der Dampfphase erzeugt werden. Die Polysilicium- \ »chicht wird nun mit einem Dotierungsstoff vom η-Typ, wie z.B. | Arsen, Phosphor oder Antimon, gemäß einem der mehreren bekannte^ Verfahren dotiert. Bevorzugt wird das Polysilicium mit Phosphorl lotiert, wobei bevorzugt eine POCL^-Schicht aufgebracht wird uid anschließend auf etwa 870 ⁰C erhitzt wird, um den Phosphor in das Polysilicium hineinzutreiben, wodurch es ein Material rom η-Typ wird. Anschließend wird die restliche POCL.-Schicht imtfernt, indem das Plättchen in gepufferter Flußsäure geätzt wird. Eine dünne, die Oberfläche schützende Schicht 9 aus !Siliciumdioxid, welche zwischen 50 und 200 % dick ist, wird

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auf der Polysiliciumschicht aufgewachsen oder niedergeschlagen, um zu verhindern, daß eine anschließend aufgebrachte Schicht, welche die Oxydation verhindern soll, daran gehindert wird, mit dem Polysilicium zu reagieren und es dadurch schwierig wird, die oxydationshindernde Schicht später zu entfernen. Eine daran haftende oxydationshindernde Schicht 10 aus einem nicht oxydierenden Material, wie z.B. Siliciumnitrid, Aluminiumnitrid, Bornitrid, Aluminiumoxid oder Siliciumcarbid, wird dann aufgebracht. Bevorzugt besteht die Schicht 8 aus Siliciumnitrid und ist etwa 500 bis 1000 8 dick. Die Schicht 8 kann mittels konventioneller chemischer Niederschlagstechniken aus der Dampfphase aufgebracht werden. Eine zusätzliche Schicht 11 aus Siliciumdioxid wird dann niedergeschlagen. Die Siliciumdioxidschicht ist etwa 500 bis 1000 8 dick und kann durch chemisches Niederschlagen aus der Dampfphase gebildet werden. Diese Schicht 11 dient als eine Ätzmaske, um die Schicht 10 abzugrenzen (to delineate). Die Schicht 10 dient als eine Ätzmaske, um das Gate-Muster in die Siliciumdioxidschicht 9 zu zeichnen und als eine oxydationshemmende Schicht während des anschließenden Wachsens des Isolationsoxids über andere Teile der Struktur. Das Material, aus dem die oxydationshemmende Schicht besteht, sollte sich nicht oxydieren lassen oder mindestens nur extrem langsam im Vergleich zu Silicium und Polysilicium oxydieren lassen. Das Material, aus dem die oxydationshemmende Schicht besteht, wird unter den Bedingungen, welchen es bei der Ausführung der vorliegenden Erfindung unterworfen wird, als nichtoxydierei d angesehen. Die oxydationshemmende bzw. -hindernde Schicht 10 besteht bevorzugt aus einem Nitrid, wie z.B. Siliciumnitrid um verhindert die Oxydation der oberen Oberfläche der darunterliegenden Polysiliciumschicht 8.

Eine das Gate-Muster bestimmende Schicht, beispielsweise eine Schicht 12 aus Lackmaterial des Typs, welcher bei bekannten j lithographischen Maskierungs- und Ätztechniken benutzt wird, !wird auf die Oberfläche der oberen Oxidschicht 11 aufgebracht.

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Irgend eines der wohlbekannten photoempfindlichen, polymerisierbaren Lackmaterialien kann benutzt werden. Das Lackmaterial wird mittels Aufschleudern oder durch Aufsprühen aufgebracht. Die resultierende Struktur ist in der Fig. 1B gezeigt. Die Schicht 12 aus Photolackmaterial wird getrocknet und dann selektiv einer Strahlung von ultraviolettem Licht durch eine in der Fig. 2B gezeigte photolithographische Maske hindurch ausgesetzt. Diese Maske besteht aus einem lichtdurchlässigen Material und hat gemäß einem vorher bestimmten Muster lichtundurchlässige Bereiche. Beim Belichten werden die Bereiche des Lackmaterials, welche unter den lichtdurchlässigen Bereichen der Maske liegen, polymerisiert. Nach dem Entfernen der Maske wird das Plättchen in einer geeigneten Entwicklerlösung, welche diejenigen Bereiche des Lackmaterials, welche sich unter den lichtundurchlässigen Bereichen der Maske befanden und deshalb nicht dem ultravioletten Licht ausgesetzt waren, herausgelöst. Die Struktur kann dann erwärmt werden, um das verbliebende Lackmaterial, welches dem gewünschten Muster entspricht, d.h., welches die Bereiche bedeckt, in welchen anschließend die Polysilicium-Anreicherungs-FET-Gate-Bereiche gebildet werden sollen, weiter zu polymerisieren und zu härten.

Als nächstes wird die Struktur zur Entfernung der Teile der Siliciumdioxidschicht 11, welche nicht vom Lackmaterial 12 beschützt sind, behandelt. Dazu wird das Plättchen in eine Lösung von gepufferter Flußsäure eingetaucht. Die Ätzlösung löst Siliciumdioxid, aber greift den Lack, die oxydationshemtnende Schicht 10, beispielsweise aus Siliciumnitrid, oder andere Materialien der Struktur, wie sie die Fig. 1C zeigt, nicht an. Pas Photolackmaterial 12 oberhalb des in die Siliciumdioxid-

! i

schicht 11 geätzten Musters wird dann durch Lösen in einem ι

geeigneten Lösungsmittel entfernt. Die verbleibenden Silicium- j äioxidbereiche 11, entsprechen einem vorher bestimmten Muster und dienen nun zum Ätzen von vorher bestimmten Mustern in die

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oxydationshemmende Schicht 10. Die Schicht 10 dient dann als eine Maske, um Muster in die dünne Oxidschicht 9 zu ätzen und die Schicht 9 dient dann als eine Maske zum Ätzen von Mustern in die Polysiliciumschicht 8. Die Muster in der Polysiliciumschicht 8 dienen dann als eine Maske zum Ätzen von Mustern in die Siliciumdioxidschicht 7. Die Muster in der Schicht 10 können, wenn Siliciumnitrid angewandt wird, durch Ätzen in einer Phosphorsäurelösung bei 180 ⁰C gebildet werden. Muster in der dünnen Oxidschicht 9 werden durch Ätzen in einer Lösung von gepufferter Flußsäure gebildet. Muster in der Polysiliciumschicht 8 werden durch Ätzen in einem wohlbekannten Ätzmittel, wie z.B. Äthylendiamin-Brenzcatechin bei 100 ⁰C gebildet. Dies vollendet den zweiten grundlegenden lithographischen Maskierungsschritt, welcher die Polysiliclum-Gate-Elektrode 13 des Anreicherungs-FET, welche in der Fig. 1D gezeigt ist, abgrenzt (delineate). Als nächstes werden die Bereiche der dünnen Oxidschicht 7, welche sich nicht unter dem Polysilicium-Gate 13 befinden, durch Ätzen in einer Lösung von gepufferter Flußsäure entfernt. Das Ätzmittel entfernt auch die gesamte oder den größeren Teil der verbliebenen Bereiche der Oxidschicht 11. Alles, was von der Schicht 11 nicht entfernt wird, kann in einem späteren Prozeßschritt mittels eines kurzen Eintauchens in gepufferte Flußsäure entfernt werden.

•bwohl es im allgemeinen vorteilhaft ist, die freiliegenden !Bereiche der dünnen Schicht 7 in diesem Stadium des Verfahrens ! zu entfernen, können sie aber auch beibehalten werden und jspäter entfernt werden, beispielsweise nach dem Erzeugen der jn-Dotierung der Kanalbereiche der Verarmungs-FETs und der unteren dotierten Siliciuraelektroden der Speicherkondensatoren, oder auch während des gesamten Prozesses beibehalten werden, wenn dies erwünscht ist.

nächstes wird eine dünne Isolierschicht 18 gebildet. Diese isolierschicht wird auf der Struktur aufgewachsen oder niedergeschlagen. Die Schicht 18, welche etwa 200 bis 1000 8 dick ist, besteht bevorzugt aus Siliciumdioxid und wird bevorzugt

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durch thermische Oxydation der Struktur bei 1OOO ⁰C in der Gegenwart von trockenem Sauerstoff gebildet. Die Schicht 18 dient sowohl als dielektrische Isolation zwischen den Elektroden des Ladungskondensators, welcher dem Anreicherungs-FET benachbart gebildet werden soll, und als die Gate-Isolation des Verarmungs-FETs, welcher im Bereich 6 gebildet werden soll. Die freiliegenden Bereiche der dünnen Siliciumdioxidschicht 7 werden bevorzugt aber nicht notwendigerweise vor der Bildung der dünnen Isolationsschicht 18 entfernt. Wenn die Schicht 7 vollständig beibehalten wird, wird die Dicke des Gate-Isolators des Verarmungs-FETs diejenige des Anreicherungs-FETs übers ehre i ten.

Ein Vorteil der vorliegenden Erfindung ist es, daß die Gate-Isolatorschicht 7 des Anreicherungs-FETs und die Gate-Isolationsschicht 18 des Verarmungs-FETs und die Spelcherkondensator-Isolatorschicht 18 unterschiedlich dick sein können. !Beispielsweise kann es wünschenswert sein, den Speicherkondenjsator-Isolator dünner als den Anreicherungs-FET-Gate-Isolator !zu machen, um die Kapazität des Speicherkondensators zu erhöhen, während der Anreicherungs-FET-Gate-Isolator dicker sein fcann, um einen Durchbruch aufgrund der Spannungen, welchen der ate-Isolator im Betrieb ausgesetzt 1st, zu verhindern. !

Die dünne Isolatorschicht 18 wird bevorzugt vor der thermischen Eindiffusion oder der Ionenimplantation der Verunreinigungen vom η-Typ erzeugt und ist dünn genug, daß die Verunreinigungen vom η-Typ hindurchpassieren können. Wenn es jedoch erwünscht ist, kann die dünne Ladungskondensator-Isolator-3chicht 18 auch nach der Ionenimplantation oder der thermischen Sindiffusion der Verunreinigungen vom η-Typ erzeugt werden. Die Verunreinigungen vom η-Typ werden ionenimplantiert oder thernisch eindiffundiert, um die in der Fig. 1E gezeigten freiliegenden Bereiche 14, 15 und 16 des Siliciumsubstrats zu dotieren. Diese Verunreinigungen erzeugen die Dotierung vom

η-Typ des Kanalbereichs 14 des Verarmungs-FETs, welcher im Bereich 6 erzeugt werden soll, und die aus Silicium bestehende untere Elektrode 15 des Ladungskondensators. Der Bereich 16 wird später der Drain-Bereich (Bitleitung (bit line)) des Anreicherungs-FETs werden. Wird eine Dotierung niederer Konzentration mit Verunreinigungen vom p-Typ vorgenommen, um die Oberflächendotierung in den Bereichen 5 und 6 zu erhöhen, so ist die Konzentration der η-Dotierung im Bereich 6 groß genug, um den Effekt der Verunreinigungen vom p-Typ zu überkompensieren und um eine negative Gate-Schwellspannung für den Verarmungs-FET bereitzustellen.

Die Verunreinigungen vom η-Typ dringen nicht in den Kanalbereich 17 des Anreicherungs-FETs ein und zwar wegen der blockierenden Wirkung der Gate-Elektrode 13 und der verbliebenen Bereiche der Schichten 7, 9 und 10. In gleicher Weise verhindert das dicke Feldoxid 3, daß Verunreinigungen vom η-Typ in das Siliciumsubstrat unterhalb der Feldisolationsbereiche 3 eindringen. Zur Illustration des vorliegenden erfindungsgemäßen Verfahrens wurde die Ionenimplantation von Verunreinigungen vom η-Typ ausgewählt. Beispielsweise kann ein flacher, leicht n-dotierter Bereich in dem Siliciumsubstrat unterhalb der Isolationsschicht 18 erzeugt werden, indem P mit einer Energie von :

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etwa 75 KeV und einer Dosis von etwa 10 Atomen/cm implan- j

tiert wird, wenn eine 5OO 8 dicke Kondensator-Isolatorschicht ' 13 aus Siliciumdioxid vor der Ionenimplantation gebildet worden

ist. j

Das Dotierungsprofil der Verunreinigung vom η-Typ, wie es von einem numerischen Computer-Analysenprogramm vorhergesagt wird, ist in der Fig. 3 für ein Substrat vom p-Typ mit einem spezifischen Widerstand von 2 Ohm · cm (7,5 χ 10 cm" ) gezeigt !Das Programm zur Vorhersage des Profils wurde von F.F. Morehead jin einem Vortrag mit dem Titel "A General Calculation of the !Redistribution of Ion Implanted Profiles in MOS and Other

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Processing" (siehe ECS Fall Meeting Expended Abstracts, Seiten 474 bis 475, 13. bis 17. Oktober 1974) beschrieben. Wird die Ionenimplantation vor der Bildung der Isolationsschicht 18 vorgenommen, wird eine P -Implantation bei einer Energie von etwa 50 KeV und mit einer Dosis von etwa 10 Atomen/cm angewandt. Die Höhe der Dotierung vom η-Typ, welche mittels der Ionenimplantation erreicht werden kann, ist um mehrere Größenordnungen zu klein, um damit auch die Source- und Drain-Bereiche, welche für eine PET-Operation geeignet sind, zu erzeugen. Insbesondere ist der Widerstand in den Bereichen, welche später die FET-Drain- und -Source-Bereiche werden sollen, viel zu hoch. Außerdem sind die flachen, leicht dotierten Bereiche, wie sie üblicherweise dabei gebildet werden, extrem schwierig mittels metallischen Verbindungsleitungen elektrisch zu kontaktieren.

Eine zweite Schicht von Polysilicium 19 wird dann auf der gesamten Struktur niedergeschlagen. Die Polysiliciumschicht 19 kann entweder vom p- oder η-Typ sein, ist aber bevorzugt vom η-Typ. Die Polysiliciumschicht ist etwa 3500 bis 5000 8 dick und kann durch chemisches Niederschlagen aus der Dampfphase gebildet werden. Das Polysilicium wird, wie weiter oben beschrieben wurde, mit POCL₃ dotiert. Nach dem Dotieren wird eine Schicht 20 aus Siliciumdioxid, welche 500 bis 1000 dick ist, auf der zweiten Polysiliciumschicht aufgewachsen oder niedergeschlagen. Bevorzugt wird das Siliciumdioxid mittels !konventioneller chemischer Niederschlagstechniken aus der ^: Dampfphase aufgebracht. Der Rest der POCL-j-Schicht muß nicht j vor der Bildung des Siliciumdloxids 15 entfernt werden. ι

j Es sei angemerkt, daß der Verarmungs-FET-Kanalbereich 14 und der untere Kondensator-Elektrodenbereich 15 durch Ionenimplantation oder Diffusion nach der Abgrenzung der Anreicherungs-Polysilicium-Gate-Elektrode 13, aber vor der Abgrenzung der j oberen Ladungskondensator-Elektrode und des Verarmungs-FET-

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Gates in der zweiten Polysiliciumschicht 19 gebildet werden. Die Ionenimplantation oder thermische Diffusion von Verunreinigungen vom η-Typ muß durchgeführt werden, vor dem Schritt des Niederschiagens der zweiten Polysiliciumschicht 19, um einen Kanalbereich 14 vom η-Typ unterhalb des Verarmungs-Polysilicium-Gates und eine mit Verunreinigungen vom n-Typ dotierte, untere Kondensator-Elektrode aus Silicium unter der oberen Kondensator-Elektrode aus Polysilicium zu bilden. Eine Schicht aus Lackmaterial 21 von dem Typ, welcher oben im Zusammenhang mit dem Definieren des Anreicherungs-Gate-Musters beschrieben wurde, wird nun dazu benutzt, um die Muster der Verarmungs-Gates aus Polysilicium und der oberen Kondensator-Elektroden aus Polysilicium zu definieren. Das Lackmaterial 21 wird aufgebracht, einer Ultraviolett-Strahlung unter Benutzung eines vorher bestimmten lithographischen Maskenmusters, welches in der Fig. 2C gezeigt ist, ausgesetzt, und dann werden die nichtbestrahlten Bereiche des Lacks weggelöst. Dies ist der dritte grundlegende lithographische Maskierungsschritt. Als _; nächstes wird die in der Fig. 1F gezeigte Struktur behandelt, ί um die Bereiche des Siliciumdioxids 20, welche nicht von dem \ Lackmaterial 21 beschützt sind, zu entfernen. j

Das Plättchen wird in eine Lösung von gepufferter Flußsäure eingetaucht, wobei sich das Siliciumdioxid aber nicht Lack, eine oxydationshemmende Schicht, beispielsweise aus Siliciumnitrid, und nicht Silicium oder andere Materialien der Struktur

lösen. Die verbleibenden Photolackbereiche 21 und 21' oberhalb r geätzten Siliciumdioxidmuster 20 und 21 werden dann durch sen in einem geeigneten Lösungsmittel entfernt. Die verliehenen Bereiche 20 und 20* aus Siliciumdioxid stimmen mit

rher bestimmten Mustern, nämlich mit dem In der Fig. 2C gezeigten Verarmungs-Gate-Muster 22 und mit dem Muster 23 der oberen Ladungs-Kondensator-Elektroden 23, überein. Die Muster 22 bzw. 23 werden gebildet durch Ätzen in einem wohlbekannten Ätzmittel, wie z.B. Xthylendiamln-Brenzcatechin bei 100 ⁰C. pas Ätzmittel greift nicht die Anreicherungs-Polyslliclum-Gate-

YO ^T(TOiT 7θΜ8Ϊ7οϊϊ$

Bereiche 13 an, welche an den Seiten mit einer schützenden Schicht 18 aus Siliciumdioxid und oben mit einer oxydationshemmenden Schicht 10 und einer Oxidschicht 19 (siehe Fig. 1G) bedeckt sind und weil das Ätzmittel Siliciumdioxid oder Siliciumnitrid nicht angreift. Die definierenden Bereiche 20 und 20* aus Siliciumdioxid werden bevorzugt beibehalten, weil sie, wie die Fig. 1G zeigt, die Dicke der dielektrischen Isolation über den Polysiliciumbereichen verstärken.

Die hochdotierten Source- und Drain-Bereiche vom η-Typ sowohl der Anreicherungs- als auch der Verarmungs-FETs werden nun mittels wohlbekannter Ionenimplantations- oder Diffusions-Techniken erzeugt. Freiliegende Bereiche der Siliciumdioxidschicht 18 können von dem Implantieren oder Eindiffundieren in die Source- und Drain-Bereiche der FETs entfernt werden. Es wird bevorzugt, die Schicht 18 beizubehalten und die Source- und Drain-Bereiche durch Ionenimplantation durch die freiliegenden Bereiche der Schicht 18 hindurch zu erzeugen. Zur Illustration der vorliegenden Erfindung wurde die Ionenimplantation ausge-

{wählt. Beispielsweise können die Source- und Drain-Gebiete 24 : bzw. 25 vom η-Typ des Anreicherungs-FETs und die Source- und j jDrain-Gebiete 26 bzw. 27 des Verarmungs-FETs durch eine 2000 8 ]

tiefe As -Implantation unter Anwendung einer Energie von etwa

ι 15 2'

100 KeV und mit einer Dosis von 4 χ 10 Atomen/cm erzeugt j

werden. Es sei angemerkt, daß diese Dosis und die resultieren- j de Dotierungskonzentration etwa 4000 mal größer sind als die- '

jenigen, welche für den Verarmungs-Bereich 14 und die untere Kondensator-Elektrode 15 benötigt werden. Diese zusätzliche Implantation oder Diffusion vom η-Typ wird durchgeführt, um die notwendige hohe elektrische Leitfähigkeit bereitzustellen, welche für die Source- und Drain-Bereiche der FETs notwendig ist. Diese Dotierung vom η-Typ erhöht nicht die Leitfähigkeiten der unteren Kondensatorelektrode 15 und auch nicht diejenige des Perarmungs-Kanal-Bereichs 14. Dies beruht auf der blockierenden

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2S

Wirkung der oberen Kondensator-Elektrode 23 aus Polysilicium und des mit ihr verbundenen Siliciumdioxidbereichs 20 bzw. auf der blockierenden Wirkung der Verarmungs-FET-Gate-Elektrode 22 aus Polysilicium und des mit ihr verbundenen Siliciumdioxid-Bereiches 20'. Die Dotierungskonzentration in den Source-Gebieten 24 und 26 und in den Drain-Gebieten 25 und 27 ist zwischen 10 und 100 000 mal höher und bevorzugt zwischen etwa 1000 und etwa 10 000 mal höher als die Dotierungskonzentration, welche in dem Verarmungskanal und in der unteren Speicherkondensator-Elektrode erzeugt worden ist. Die zum Dotieren benutzten Ionen vom η-Typ können dieselben chemischen Elemente sein wie diejenigen, welche zum Dotieren des Verarmungskanals und der unteren Ladungsspeicher-Kondensator-Elektrode benutzt worden sind, es können aber auch andere Elemente vom η-Typ verwendet werden.

Die Grenzen zwischen dem Source- und dem Drain-Gebiet vom n-Typ und der Kanal des FETs sind durch das Polysiliclum-Gate bestimmt. Dies wird im Stand der Technik allgemein als "selbst* justierte Gate-Technik" ("self-aligned gate technique") bezeichnet. Wenn das Gate zu Source und Drain selbstjustiert ist, werden die parasitären Gate- zu- Source-und Gate- zu- Drain-Überlappungskapazitäten vorteilhafterweise gegenüber anderen FET-Fabrikationstechniken reduziert. Es sei angemerkt, daß die obere Kondensator-Elektrode 23 aus Polysilicium, wenn dies erwünscht: ist, beliebig nahe bei dem Polysilicium-Gate 13 positioniert sein oder sogar mit diesem überlappen kann. Dies ist möglich, ' weil die Bereiche 23 und 13 in verschiedenen lithographischen | Verfahrensschritten erzeugt werden.

Als nächstes wird eine dielektrische Isolationsschicht 28 ober-|- halb der Polysiliciumplatte 23, oberhalb des Verarmungs-Gates 22 und oberhalb der Source-Gebiete 24 bzw. 26 und der Drain-Gebiete 25 bzw. 27 erzeugt. Das Ergebnis zeigt die Fig. 1H.

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Die Isolationsschicht 28 bildet sich nicht über dem Anreicherungs-Gate 13. Die Bildung der Schicht 28 erhöht auch die Dicke des Feldoxids in denjenigen Bereichen 28', welche nicht von der Polysiliciumplatte 23 oder von dem Verarmungs-Polysilicium-Gate 22 bedeckt sind. Es sei angemerkt, daß die Isolierschicht 28 nicht in Besorgnis erregender Weise die untere Kondensator-Elektrode 15 vom η-Typ, welche unter der Polysilicium-Kondensator-Platte gelegen ist, noch den Verarmungs-Kanal-Bereich 14 vom η-Typ, welcher unter dem Polysilicium-Verarmungs-Gate 22 gelegen ist, beeinflußt. Zur Veranschaulichung wird auf die Fig. 1H hingewiesen. Die Schicht 28 isoliert elektrisch die anschließend gebildete Leitung zu den Gates von der oberen Kondensator-Elektrode 23 und von den Source- und Drain-Gebieten vom η-Typ, Die Schicht 28 vermindert auch die kapazitive Kopplung zwischen der Verbindungleitung vom metallischen Typ und der oberen Kondensator-Elektrode, den Source-, Drain- und Substrat-Bereichen. Infolgedessen sollte die Schicht 28 so dick als möglich sein, aber nicht so dick, daß sie eine Verschlechterung oder Diskontinuitäten in den Leitungen in einem unerwünschten Ausmaß verursachen kann und auch nicht so dick, daß das Polysilicium-Gate 22 und die Kondensator-Elektrode 23 während der Oxydation in einem unerwünschten Ausmaß verbraucht werden.

Die dielektrische Isolation 28 über der oberen Kondensator-Elektrode und über den Source-Gebieten 24 und 26 und den Drain-Gebieten 25 und 27 von η-Typ wird erzeugt, indem eine Siliciumdioxidschicht in einer Dicke von 1500 bis 5000 8 durch thermisehe Oxydation bei 1000 C in der Gegenwart von Dampf erzeugt !wird. Während dieser Oxydation werden etwa 600 bis 2000 8 der 35OO 8 dicken Polysiliciumplatte in Siliciumdioxid umgewandelt. Außerdem werden auch etwa 600 bis 2O00 8 des Siliciumsubstrats !über den Source- und Drain-Gebieten vom η-Typ in Silicumdioxid umgewandelt. Die Source-Gebiete 24 bzw. 26 und die Drainj-Gebiete 25 bzw. 27 vom η-Typ werden in das Substrat hinein und

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lateral um das wachsende Oxid herum weitergetrieben. Da das Oxid dazu neigt, Dotierungsstoffe vom η-Typ auszustoßen, wird das Dotierungsinitte 1 vom η-Typ während dieser Oxydation nicht In einem wesentlichen Umfang verbraucht. Die obere Oberfläche des Anreicherungs-Gates 13 1st vor der Oxydation durch eine oxydationshemmende Schicht 10 beschützt, während die Seltenflanken des Gates 13 der Oxydation ausgesetzt sind, wodurch In erwünschter Welse eine beschützende Isolation bis hinauf zu der nicht oxydierenden Schicht 10 erzeugt wird. Während der Oxydation wird die Dicke des Feldoxids 3 in denjenigen Bereichen 28', welche nicht durch die Polysiliciumbereiche 22 und 23 bedeckt sind, in vorteilhafter Weise um etwa 500 auf etwa 1500 8 erhöht.

Als nächstes wird das Anreicherungs-Gate 13 aus Polysiliclum freigelegt. Zunächst wird alles, was von der Schicht 11 noch übrig ist, durch ein kurzes Eintauchen in Flußsäure entfernt. Als nächstes wird die oxydationshemmende Schicht 10 über dem Gate durch Ätzen in einer Phosphorsäurelösung bei 180 ⁰C entfernt. Dann wird die dünne Oxidschicht 9 durch Eintauchen in eine gepufferte Flußsäurelösung entfernt.

Bei der Herstellung von integrierten Schaltungen mit FETs ist j es notwendig, Leitungen mit hoher elektrischer Leitfähigkeit j mit der oberen Kondensator-Elektrode aus Polysilicium, mit dem J Verarmungs-Gate aus Polysiliclum und mit den Source- und Drain-Gebieten aus Silicium vom η-Typ zu verbinden. Diese Verbinidungen erfolgen nicht in der Anordnung von Speicherzellen, 'sondern in den außen liegenden Adressier-, Docodier- und Abfühl (sensing) -Schaltkreisen, welche als periphere Schaltkreise bezeichnet werden.

Die elektrischen Verbindungen werden hergestellt, indem eine Photolackschicht auf die Struktur aufgebracht wird. Das Lackmaterial wird unter Anwendung eines vorher festgelegten lithographischen Maskenmusters, wie es in der Fig. 2D gezeigt ist,

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einer UV-Strahlung ausgesetzt und anschließend werden die nicht bestrahlten Bereiche des Lacks weggelöst. Dies ist der vierte grundlegende lithographische Maskierungsschritt. Als nächstes wird die Struktur zum Entfernen der nicht vom Lackmaterial geschützten Bereiche des Siliciumdioxids behandelt. Dazu wird das Plättchen in eine Lösung von gepufferter Flußsäure eingetaucht, wodurch die Kontakt- bzw. Durchführungslöcher 29, 30 und 31 durch die Oxidisolierschicht 28 erzeugt werden, um auf diese Weise elektrische Verbindungen zu dem Drain 25 des Anreicherungs-FETs, zu der oberen Ladungsspeicher-Kondensator-Elektrode aus Polysiliciura und zu der Gate-Elektrode 22 aus Polysilicium des Verarmungs-FETs zu ermöglichen. Dies ist in der Fig. 11 gezeigt. Das Source-Gebiet 24 kann natürlich in der oben beschriebenen Weise kontaktiert werden, wo dies erwünscht ist. Die Fig. 2D zeigt auch repräsentative Kontaktlöcher 32 und 33 zu den Source- und Drain-Bereichen 26 bzw. 27 des Verarmungs-FETs. Der verbleibende Photolack oberhalb des geätzten Siliciumdioxids wird dann durch Lösen in einem geeigneten Lösungsmittel entfernt. Nun ist der Drain-Bereich 25 vom n-Typ, der Plattenbereich 23 aus Polysilicium und das Polysilicium-Gate 22 des Verarmungs-FETs in den Kontaktlöchern 29, 30 bzw. 31 zum Kontaktieren freigelegt. Es sei angemerkt, daß die !Reihenfolge des Entfernens der nichtoxydierenden Schicht 10 [und des Ätzens der Kontaktlöcher 29, 30 und 31 auch umgekehrt werden kann, ohne die am Schluß vorliegende Struktur ernsthaft zu beeinflussen. Da· Polysilicium-Gate des Anreicherungs-FETs !wurde zuvor freigelegt zum Kontaktieren, indem die oxydationshemmende Schicht in einem Ätzmittel aufgelöst wurde.

Als nächstes wird das hoch leitfähige Material 34 vom metallischen Typ für die ZwIschenverbindungen, welches bevorzugt aus einem Metall besteht, aufgebracht und dann wird das Muster der Zwischenverbindungen aufgezeichnet (delineated). Ein Beispiel eines hoch leitfähigen Materials, welches ganz allgemein für Zwischenverbindungen benutzt wird, ist Aluminium, welches relativ kleine Anteile von Verunreinigungen enthalten

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kann, welche zugemischt werden, um die Elektromigrationseffekte zu vermindern oder um chemische Reaktionen zwischen dem Aluminium und dem Halbleitermaterial, zu welchem der Kontakt hergestellt werden soll, zu verhindern oder zu vermindern. Das hoch leitfähige Material, wie z.B. Aluminium, kann mittels Kathodenzerstäubung oder bevorzugt durch Aufdampfen aufgebracht werden.

Bs sei angemerkt, daß eine nicht gezeigte Barrierenschicht zwischen das Aluminium und das Halbleitermaterial aus Silicium oder Polysilicium plaziert werden kann, um chemische Reaktionen zwischen dem Aluminium und dem Halbleitermaterial zu verhindern oder zu reduzieren. Die Barrierenschicht kann aus einem Metall, wie z.B. Titan oder Chrom, oder aus einem intermetallischen Silicid, wie z.B. Platinsillcid oder Palladiumsilicid, bestehen.

Als nächstes wird eine Photolackschicht auf die Struktur aufgebracht. Das Lackmaterial wird unter Anwendung eines vorher festgelegten Maskenmusters, welches in der Flg. 2E gezeigt ist, einer UV-Strahlung ausgesetzt, und die nicht bestrahlten Gebietje des Lacks werden dann weggelöst. Dies ist der fünfte grundle- j gende lithographische Maskierungsschritt. Dann wird die Struktur behandelt, um die Bereiche des leitfähigen Materials, welches ; nicht, wie die Fig. U zeigt, mit dem Lack bedeckt ist, zu entfernen. Wenn eine Barrierenschicht unter das leitfähige : Material gelegt wurde, kann das Muster in dem leitfähigen Material als Ätzmaske für die Atzbehandlung (delineating) der Barrierenschicht dienen.

Die Fig. 2E stellt eine Aufsicht auf das Maskenmuster für eine FET-Ein-Element-Speicherzelle und einen Verarmungs-FET dar, welche entsprechend der vorliegenden Erfindung erzeugt worden sind.

Die Ein-Element-Speicherzelle beinhaltet einen Anreieherungs-FET-Schalter und einen Ladungsspeicher-Kondensator. Der Ver-

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armungs-FET kann mit der Speicherzelle oder mit anderen Anreieherungs- oder Verarmungs-Bauelementen verbunden sein, um periphere Schaltkreise auf demselben Halbleitersubstrat zu bilden. In der Fig. 2E sind auch die Maskenmuster für repräsentative elektrische Verbindungen durch Durchführungen zu dem Drain des Anreicherungs-FET (d.h. für die Bitleitung der Speicherzelle), zu der oberen Elektrode oder Platte des Speicherkondensators und zu Source-, Gate- und Drain-Bereichen eines Verarmungs-FETs, welche entsprechend der vorliegenden Erfindung hergestellt worden sind, gezeigt. Solche repräsentative elektrische Verbindungen kommen in den peripheren Schaltkreisen vor.

Bei anderen FET-Prozessen, welche ein konventionell geätztes Kontaktloch für die Verbindung zwischen der Metall-Wortleitung und dem Polysilicium-Gate eines Anreicherungs-FETs benutzen, ist eine extreme Genauigkeit bei der Justierung der lithographischen Maske für das Kontaktloch zu der lithographischen Maske für das Polysilicium-Gate notwendig. Hinzu kommt, daß, da nur derjenige Bereich des Anreicherungs-Gates, welcher durch das geätzte Kontaktloch freigelegt ist, für die Kontaktierung zur Verfügung steht, eine genaue Justierung zwischen der lithographischen Maske für das Kontaktloch und der lithographischen Maske für die Verbindungleitung erforderlich ist. Bei der selbstjustierenden (self-registering) Anreicherungs-Gate-Kontaktmethode, welche bei der vorliegenden Erfindung angewandt wird, wird die gesamte Polysilicium-Gate-Elektrode des Anreiche rungs -FETs für die Kontaktierung freigelegt und das leitfähige Material muß nur irgend einen Bereich des Anreijcherungs-Polysilicium-Gates kreuzen, um eine elektrische Verbindung zu diesem herzustellen. Dadurch reduziert diese ι !tolerierte Fehljustierung wesentlich das erforderliche Maß ί der Genauigkeit bei der Justierung der lithographischen Maske jfür das Polysilicium-Anreicherungs-Gate zu der lithographischen Maske für die Zwischenverbindungsleitungen.

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Ein weiterer Vorteil der vorliegenden Erfindung besteht noch darin, daß relativ kleinere periphere Schaltkreise mittels der selbstjustierenden Gate-Kontakttechnik hergestellt werden können, als mit den konventionellen geätzten Gate-Kontaktloch-Techniken.

Wie aus dem Stand der Technik bekannt ist, können auch weitere, nicht gezeigte Schichten, wie z.B. eine durch Kathodenzerstäubung aufgebrachte Schicht aus Siliciumdioxid, welche dazu dient, den integrierten Schaltkreis zu passivleren, über der Schicht 34 vom metallischen Typ aufgebracht werden. Darüber hinaus können, wenn dies erwünscht ist, andere bekannte Maskierungsschritte angewandt werden, um Durchführungslöcher durch die Passivierungsschicht herzustellen, um elektrische Kontakte zu der metallischen Zwischenverbindungsschicht oder zu dem Halbleitersubstrat herzustellen. Wie auch aus dem Stand der Technik bekannt ist, kann die elektrische Verbindung zu dem Halbleitersubstrat mittels einer metallischen Schicht hergestellt werden, welche mittels Aufdampfens auf die untere oder rückseitige Oberfläche des Halbleitersubstrats 2 niedergeschlagen wird. j

Die Fig. 3 zeigt das Verunreinigungsprofil unter der Gate-Elektrode des Verarmungs-Bauteils gemäß der vorliegenden Erfindung, wie es mittels des oben erwähnten numerischen eindimensionalen Computermodells von Morehead vorhergesagt iwird. Dasselbe Profil wird unter der oberen Elektrode des !Ladungsspeicherkondensators in der Ein-Element-Speicherzelle gemäß der vorliegenden Erfindung entstehen. Das dargestellte Profil ist dasjenige, welches nach der Vollendung aller Verfahrensschritte vorliegt. Im Augenblick gibt es keine experimentelle Technik, welche eine genaue Messung von solchen Konzentrationsprofilen von gering dotierten Bereichen ermöglicht. pie Dotierung des Verarmungskanals, gemäß der Fig. 3, besteht aus drei Teilen: der einheitlichen Bordotierung des Substrats vom p-Typ, der P ¹-Dotierung des Verarmungskanals vom n-Typ

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und der B -Dotierung des Anreicherungs-Kanals vom p-Typ. Die zwei Dotierungskonzentrationen für die Kanäle werden bevorzugt mittels Ionenimplantation erzeugt und werden dazu benutzt, um die Gate-Schwellspannung des FETs zu mehr positiven (im Falle der Implantation vom p-Typ) oder zu mehr negativen (im Falle der Implantation vom η-Typ) Spannungswerten zu verschieben. Wenn die Dotierungskonzentration des Substrats vom p-Typ hinreichend hoch ist (beispielsweise etwa 2,5 χ 10~ cm" ) wird die Schwellspannung des Verarmungs-FETs in der Größenordnung von 1 bis 2 Volt liegen und es ist dann keine zusätzliche Dotierung vom p-Typ in dem Anreicherungs-Kanalbereich notwendig. In dem hier betrachteten Beispiel ist eine Dotierung des Substrats von 7,5 χ 1O~ cm~ angenommen und deshalb werden sowohl die Anreicherungs-Kanal- als auch die Verarmungs-Kanal-Implantierung angewandt. Bei dem Verfahren gemäß der vorliegenden Erfindung erfolgt, wenn sie benutzt wird, die Implantation vom p-Typ für den Anreicherungskanal (p-type enhancementmode implant) in den Kanalbereichen sowohl der Anreicherungsals auch der Verarmungs-FETs. Die Implantation vom η-Typ für Iden Verarmungskanal erfolgt nur in dem Kanalbereich des Verarmungs-FETs. Die Schwellspannung des Verarmungs-FETs liegt in der Größenordnung von -3 Volt. Bevorzugt werden die Implantationen für die Herstellung der Kanalbereiche nach der Bildung der Gate-Isolation, welche in dem Beispiel der Fig. 3 500 Ä dick war, durchgeführt. !

Die Fig. 4 zeigt ein Schaltkreisdiagranm eines Verarmungs-FETs (D) und von drei Anreicherungs-FETs (E) , welche so untereinande verbunden sind, daß sie einen Treiberschaltkreis (driver circuit) bilden. Solch ein Schaltkreis könnte beispielsweise dazu benutzt werden, um den elektrischen Strom zu der Wortleitung einer Ein-Element-Speicherzelle gemäß der vorliegenden Erfindung bereitzustellen. Das Verarmungs-Bauteil dient in diesem Beispiel als ein nicht lineares Lastbauteil (load device

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- yi -

um relativ mehr Strom pro Zeiteinheit und einen größeren Voltbereich während des An- und Ausschaltzeitzyklus bereitzustellen, als ein vergleichbares Lastelement von der Anreicherungsart. Die Last der Verarmungsart ist auch einer linearen Widerstandslast sowohl bezüglich der Schaltgeschwindigkeit als auch der Schaltkreisdichte überlegen. Der in der Fig. 4 gezeigte Schaltkreis kann mittels des erfindungsgemäßen Verfahrens hergestellt werden, welches sowohl Anreicherungs- als auch Verarmungs-FETs herzustellen erlaubt.

Die Fig. 5 zeigt eine andere Anwendung der vorliegenden Erfindung. In diesem Fall wird der Verarmungs-FET (D) als ein Strombegrenzer benutzt, der dazu dient, die GIeichvorspannung an die obere Kondensator-Elektrode, welche eine Inversionsschicht auf dem Siliciumsubstrat unter der oberen Kondensator-Elektrode einer Ein-Element-Spelcherzelle aufrechterhält, zu legen. Ohne das Bauteil von der Verarmungsart würde im Falle eines Oxidrisses (oxide flaw) oder -defekte ein großer Strom von der oberen Elektrode zu der unteren Elektrode fließen, da die obere Elektrode absolut gesehen, auf einem höheren Potential als das Substrat liegt. Die Anwendung des Bauteils von der Verarmungsart begrenzt den Defekt-Leckstrom. Diese Zellen sind dann auf dem Plättchen (Chip) nicht zugänglich bzw. benutzt, d.h., sie bleiben in Ruhe und beeinflussen nicht die Chip-Operation, solange ihr Leckstromniveau tolerierbar 1st

Ein wichtiger Aspekt der vorliegenden Erfindung ist es, daß die Elektrodenstruktur des Bauteils der Verarmungsart auch dazu !benutzt werden kann, um eine Elektrodenstruktur in einem LadungJB Speicherkondensator in einer Ein-Element-Speicherzelle bereit-

!zustellen. Zusätzlich zu den daraus resultierenden strukturelle^ !vorteilen, wie z.B. der Bereitstellung einer oberen Elektrode, [über welcher eine dicke Oxidisolation gebildet wird und einem 'selbst-registrierenden Gate-Kontakt zu dem FET-Schalter in der Zelle, bietet die Verwendung einer Schicht vom η-Typ niedriger Konzentration als untere Elektrode der Ladungsspeicher-Konden-

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satoren bestimmte Vorteile beim Vorspannen (biasing). In besonderen anderen bekannten Bauteilen, in welchen der Ladungsspeicher-Kondensator zusammen mit der Anreicherungs-Gate-Elektroden-Struktur gebildet wird, ist ein zusätzliches Spannungsniveau für die obere Kondensator-Elektrode erforderlich, um eine Inversionsschicht unter der Elektrode an der Oberfläche j des Halbleitersubstrats aufrechtzuerhalten. Im allemeinen ist ; die an die obere Kondensator-Elektrode gelegte Spannung absolut gesehen größer als die an die Wortleitung gelegte Spannung und Im Vorzeichen verschieden von derjenigen Spannung, welche an : das Halbleitersubstrat gelegt ist. Wenn die Dotierung, welche ,dazu benutzt wird, um die Kanaldotierung für den Verarmungs- ! FET bereitzustellen, auch dazu benutzt wird, um die untere Elektrode des Ladungsspeicher-Kondensators, gemäß der vorliegenden Erfindung, bereitzustellen, wird die notwendige Schwell-t 'spannung, um eine Inversionsschicht an der Oberfläche zu erzeugen, erniedrigt und eine niedrigere Spannung wird für die jobere Kondensator-Elektrode erforderlich. Diese Reduzierung der benötigten Spannung für die obere Kondensator-Elektrode macht es möglich, die Wortleitung und die obere Kondensator-Elektrode auf demselben Spannungsniveau zu betreiben. Dies reduziert in vorteilhafter Weise zwei unterschiedliche Spannungsniveaus zu einem Spannungsniveau. Zusätzlich wird die erforderliche Höhe der Vorspannung an der oberen Elektrode des Kondensators reduziert. Dies wiederum erniedrigt die elektrische Feldstärke in der dielektrischen Isolation des Kondensators und führt dadurch zu Schaltkreisen mit höherer Zuverlässigkeit.

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Claims (4)

1. PATENTANSPRÜCHE

   M.y Halbleiterstruktur nach Patentanmeldung 2 703 957.2, welche mindestens zwei von einem Halbleitersubstrat mittels Isolierschichten getrennte Elektroden aus dotierten Polysiliciumschichten aufweist, wobei mindestens eine dieser Elektroden (erster Art) im wesentlichen über dem Zwischenraum zwischen zwei dotierten Oberflächenbereichen des Substrats, welche sich im Leitfähigkeitstyp von ihrer Umgebung unterscheiden, und mindestens eine andere dieser Elektroden (zweiter Art) über einem Oberflächenbereich, welcher sich auch von seiner Umgebung im Leitfähigkeitstyp unterscheidet, angeordnet sind, bei welcher die Halbleiterstruktur, abgesehen von der oberen Oberfläche der über dem Zwischenraum angeordneten Elektroden erster Art und von Kontaktlöchern zum elektrischen Kontaktieren der Elektroden zweiter Art und mindestens eines Teils der dotierten Oberflächenbereiche mit einer Isolierschicht bedeckt ist und auf dieser Isolierschicht ein mit den Elektroden und mindestens einem Teil der dotierten Bereiche elektrische Verbindungen herstellendes Leiterzugmuster vom metallischen Typ aufgebracht ist, dadurch gekennzeichnet, daß die dotierten Oberflächenbereiche zwar alle vom gleichen Leitfähigkeitstyp sind, jedoch insofern unterschiedliche Dotierungskonzentrationen aufweisen, als die direkt unter den Elektroden (20, 20') befindlichen Teilbereiche (14, 15) dieser Oberflächenbereiche, abgesehen von Gebieten unter den Elektrodenrändern niedriger dotiert sind als die übrigen Teilbereiche

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   (24, 25, 26, 27) dieser Oberflächenbereiche und daß mindestens einer dieser nieder dotierten Teilbereiche (14) zwei der höher dotierten Teilbereiche (26, 27) miteinanverbindet.
2. 2. Halbleiterstruktur nach Anspruch 1, dadurch gekennzeichnet, daß die über dem Zwischenraum zwischen zwei dotierten Oberflächenbereichen (24, 25) liegenden Elektroden (13) erster Art als Gates und die an den Zwischenraum angrenzenden Oberflächenbereiche (24, 25) als Source und Drain von Anreicherungs-FETs, daß die über den niederdotierten, zwei höherdotierte Teilbereiche miteinander verbindenden Teilbereichen liegenden Elektroden (22)zweiter Art als Gates, die darunterliegenden niederdotierten Teilbereiche (14) als Kanalbereiche und die beiden angrenzenden höherdotierten Teilbereiche (26 und 27) als Source- bzw. Drain-Gebiete von Verarmungs-FETs und daß die übrigen unter Umständen vorhandenen Elektroden (23) zweiter Art über niederdotierten Teilbereichen (15) als obere Kondensatorelektroden und die darunterliegenden dotierten Bereiche als untere Kondensatorelektroden von Ladungsspeicherkondensatoren ausgebildet und entsprechend den Schaltungserfordernissen elektrisch kontaktiert und mit einem Leiterzugmuster (34) verbunden sind, und daß Gebiete mit FETs voneinander durch u.U. ganz oder teilweise eingelegte Feldoxidbereiche (3) getrennt sind.
3. 3. Halbleiterstruktur nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Halbleitersubstrat aus Silicium besteht.
4. 4. Halbleiterstruktur nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Feldoxidbereiche (3) und die Isolierschichten (7, 18, 28)

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   aus SiO- bestehen.

   5. Halbleiterstruktur nach einem oder mehreren der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Halbleitersubstrat vom p-Leitfähigkeitstyp und die dotierten Oberflächenbereiche vom n-Leitfähigkeltstyp sind.

   6. Halbleiterstruktur nach einem oder mehreren der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die in ihr enthaltenen Anreicherungs- und Verarmungs-FETs und die unter Umständen in ihr enthaltenen, je aus einem Anreicherungs-FET-Schalter und einem Ladungsspeicherkondensator bestehenden FET-Ein-Element-Speicherzellen Teil einer integrierten Schaltung sind.

   7. Halbleiterstruktur nach Anspruch 6, dadurch gekennzeichnet, daß die integrierte Schaltung mindestens aus einer einen Verarmungs-FET (D) und Drei-Anreicherungs-FETs (E) enthaltenden Treiberschaltung und aus einer oder mehr FET-Ein-Element-Speicherzellen besteht.

   8. Halbleiterstruktur nach Anspruch 6, dadurch gekennzeichnet, daß die integrierte Schaltung mindestens eine FET-Ein-Element-Speicherzelle mit einem ihr zugeordneten Verarmungs-FET (D) enthält.

   $. Halbleiterstuktür nach einem oder mehreren der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß die inte- j grierte Schaltung eine Vielzahl von Anreicherungs- und j Verarmungs-FETs und/oder eine Vielzahl von FET-Ein-Element-Speicherzellen enthält.

   !lO. Verfahren nach Patentanmeldung 2 703 957.2 zum Herstellen einer Halbleiterstruktur, insbesondere nach

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   einem oder mehreren der Ansprüche 1 bis 9, bei dem zunächst auf der Oberfläche eines Halbleitersubstrats vom ersten Leitfähigkeitstyp unter Umständen ganz oder teilweise eingelegte Feldoxidbereiche erzeugt werden, welche festgelegte Gebiete der Halbleiteroberfläche einfassen, bei dem auf dieser Struktur dann eine erste Isolierschicht, darauf eine erste dotierte Polysiliciumschicht aufgebracht werden und darauf eine oxydationshemmende Schicht in der Weise erzeugt wird, daß sie später leicht wieder entfernt werden kann, bei dem dann die oberste Schicht selektiv so weit entfernt wird, daß nur ein den Abmessungen und der Lage der bzw. den gewünschten Elektroden erster Art enstprechendes Muster übrig bleibt, bei dem daraufhin die darunterliegenden Schichten unter Benutzung der darüberliegenden als Maske selektiv entfernt werden, bei dem dann die Struktur zur Erzeugung von Oberflächenbereichen vom zweiten Leitfähigkeitstyp im Substrat mittels thermischer Diffusion oder Ionenimplantation dotiert wird, wobei die erzeugten Elektroden und die Feldoxidbereiche als Maske dienen, bei dem

   I vor oder nach der Dotierung eine zweite Isolierschicht ! und darauf eine zweite dotierte Polysiliciumschicht ; aufgebracht werden, bei dem anschließend die zweite ' dotierte Polysiliciumschicht selektiv entfernt wird, ■ so daß nur die gewünschte bzw. die gewünschten Elektroden! zweiter Art übrig bleiben, bei dem dann, wobei die

   zweite Isolierschicht, wo sie freiliegt, entweder beibehalten oder vorher entfernt wird, das Halbleitermaterial unter Benutzung der Elektroden aus Polysilicium und der Feldoxidbereiche einer zusätzlichen Dotierung mit einer Verunreinigung, welche den zweiten Leitfähigkeitstyp erzeugt (Verunreinigung vom zweiten Typ), unterworfen wird, bei dem daraufhin eine dritte Isolierschicht unter Aussparung der oxydationshemmenden Schicht aufgebracht wird, bei dem anschließend die oxydationshemmende 'YO" 376" 017

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   ORIGINAL INSPECTED

   Schicht entfernt wird und dann Kontaktlöcher (29, 32, 33) in die dritte Isolierschicht zu den Elektroden der zweiten Art und mindestens einem Teil der mit Verunreinigungein vom zweiten Typ dotierten Bereiche hergestellt werden und bei dem schließlich ein Leiterzugmuster vom metallischen Typ zur Herstellung der notwendigen Verbindungen ; und Kontakte aufgebracht wird, dadurch gekennzeichnet, daß die Muster für die Elektroden erster und zweiter Art (13, 22 und u.U. 23) so ausgelegt und aufeinander und auf das Muster der Feldoxidbereiche (3) abgestimmt sind, daß beim Ätzen der ersten Polysiliciumschicht (8) die Gate-Elektroden (13) von Anreicherungs-FETs und beim ersten Dotieren mit Verunreinigungen vom zweiten Typ die Kanalbereiche (14) von Verarmungs-FETs und u.U. die unteren Kondensatorelektroden (15) von Ladungsspeicherkondensatoren erzeugt werden und daß beim Ätzen der zweiten Polysiliciumschicht (19) die Gate-Elektroden (22) von Verarmungs-FETs und u.U. «

   die oberen Kondensatorelektroden (23) von Ladungsspeicherh kondensatoren und bei der zweiten Dotierung mit Verun- j reinigungen vom zweiten Typ die Source- und Drain-Gebiete (24, 26 bzw. 25, 27) von Anreicherungs- und Verarmungs-FETs erzeugt werden.

   11. Verfahren nach Anspruch 10, dadurch gekennzeichnet,

   daß die Feldoxidbereiche (3) und die Isolationsschichten (7, 18, 28) aus SiO₂ hergestellt werden und daß die oxydationshemmende Schicht (10) aus einem Material aus der Gruppe Siliciumnitrid, Aluminiumnitrid, Bornitrid, Aluminiumoxid und Siliciumcarbid hergestellt wird.

   12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die SiOj-Schichten durch thermische Oxydation von Silicium erzeugt werden.

   ^10976017 709882/0686

   -e- 27232bA

   13. Verfahren nach einem oder mehreren der Ansprüche 10 bis 12, dadurch gekennzeichnet, daß vor dem Aufbringen der ersten Polysiliciumschicht (8) die Halbleiteroberflächenbereiche (5 bzw. 6) zusätzlich mit einer Verunreinigung vom ersten Typ dotiert werden.

   14. Verfahren nach einem oder mehreren der Ansprüche 10 bis 13, dadurch gekennzeichnet, daß als Verunreinigung vom ersten Typ eine Verunreinigung vom p-Typ verwendet wird.

   15. Verfahren nach einem oder mehreren der Anspprüche 10 bis 14, dadurch gekennzeichnet, daß die Polysiliciumschichten (8, 19) mit einer Verunreinigung vom zweiten Typ dotiert werden.

   16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß, wenn als Verunreinigung vom zweiten Typ eine Verunreinigung vom η-Typ verwendet wird, zur Dotierung der Polysiliciumschichten (8, 19) eine POClj-Schicht auf die Polysiliciumschichten (8, 19) aufgebracht und dann auf etwa 870 ⁰C erhitzt wird.

   17. Verfahren nach einem oder mehreren der Ansprüche 10 bis 16, dadurch gekennzeichnet, daß die selektiven Do-

   [ tierungen des Halbleitersubstrats (2) mit einer Verunreinigung vom zweiten Typ mittels Ionenimplantation vorgenommen werden.

   18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daßι wenn das Halbleitersubstrat (2) vom p-Typ ist und einen spezifischen Widerstand von 2 Ohm · cm hat, die erste Dotierung mittels einer ρ -Implantation j mit einer Energie von 50 KeV und einer Dosis von 10 Atomen/cm , die zweite Dotierung mit einer Verunreinigung vom zweiten Typ mittels einer As ^-Implantation mit einer Energie von 100 KeV und einer Dosis von 4 χ

   XO 976 017

   15 2

   4 x 10 Atomen/cm vorgenommen werden.

   7Ω9882/0686