JPS6150361A - メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ装置およびその製造方法に関し、
特にＮチャンネル・シリコン・ゲートＭＯ８ＲＡＭセル
に関づる。

（従来の技Ｖｉ　） １トランジスタ型の半導体メモリセルは、１９７５年９
月３０日に公告されたＮ・キクガワによるテキサス・イ
ンストルメンツ社の米国特許第３，９０９，６３１号お
よび１９７３年９月１３日発行Ｆ　１ｅｃｔｒｏｎｉｃ
ｓ第１１６頁に示されているＮチャンネル・シリコン・
ゲート・ＭＯ３ＲＡＭに用いられる。この型で最も多く
製造されている半導体メモリ装置は４０９６ビツト（な
わち２１２ビツトを含み、産業界では４Ｋ　　ＲＡＭと
呼ばれている。半導体装置の製造コストは、実際の回路
に含まれる小さなシリコン・チップのコストよりもむし
ろボンディング、パッケージング、試験、ハンドリング
等の費用が主たるものである。

従って、与えられたチップ・サイズ、例えば、７５０．
ＯＯＯｕｍ２内に収容することができる回路はどのよう
なものであっても全てはは同一の＝１ストになる。ブー
ツブにおいて’１６Ｋ”すなわち１６．３８／Ｉ　（２
”）メモリ・セルすなわちビットの形成によって、適正
な歩留りが得られるならば、１ビット当りのコストは大
幅に低減させることができる。チップの寸法が大きくな
るに従い、歩留りが低減するため、−辺が約４５００μ
ｍ以上の司法では歩留りの減少で評価が行なわれる。

従って、ＲＡＭにおいては、各ピッ１〜またはセルによ
って占有される面積を低生さぜることか望ましい。

２重の多結晶シリコン層を用いたＮチャンネルＭＯ３１
トランジスタ・メモリにおける一つの型は、１９７６年
１月１２日に同じく出願された本発明者によるテキサス
・インスｌ〜ルメンツ社の米国特許出願第６４８，５９
４号に示されている。

本発明は本発明者による前記出願のセルを改良すｌ　　
　　８ゎ、）−Ｃあ。。

ＭＯＳ　　Ｉｃにおける１トランジスタ・セルは、１９
６７年１１月７日に公告されたテキサス・インストルメ
ンツ社の米国特許 第３．３５０，７６０号に示された酸化シリコン誘導体
を有する型の蓄積キャパシタを用いる。これらはいわゆ
るゲート型すなわち電圧依存型のものであってよく、１
９７５年１２月２９日に同じく出願されＩこジエラルド
・Ｄ・ロジャーズによるテキサス・インストルメンツ社
の米国特訂出隙第６４５，１７１号に示されているイオ
ン注入（打ち込み）領域を有するものであってもよい。

従来の１トランジスタ・セルにおいて、Ｖｄ線に対応し
た電極は、シリコン表面が電圧Ｖｄｄ以下で、電圧Ｖｔ
までの論即レベル゛′１″の蓄１Ｓ１１Ｔｘ圧を印加し
得る反転層を形成づるため、電圧Ｖｄｄ（通常１２ｖ）
へ接続しな【ノればならない。

（発明が解決しようとする問題点） １トランジスタを用いたダイナミックＲＡＭにおいて、
蓄積キャパシタの信頼性が最も重要なものであり、これ
は蓄積キャパシタがチップにＪＵＧノる薄い酸化物領域
全体に対して大きな部分を占めることによる。一般に半
尋体装買の信頼性と歩留りは共にその酸化物が占めるチ
ップの面積の増加と共に減少ダる。キャパシタの誘電体
ｆＡ戚１ま、広くてしかも常時高い電位差が存在づ゛る
ため、トランジスタのゲート領域よりもきびしい状態に
ある。

ＮチャンネルＭＯＳダイナミックＲＡＭの万命試験デー
タの示すところによれば、信頼性−１，：　１３ｔｌ連
する故障の８０〜９０％は蓄積キャパシタにおける酸化
物の欠陥によるものである。したがって、従来技術によ
るダイナミックＲＡＭにおいては、蓄積キ■パシタに大
ぎな電界強度がかかるため、誘電体に欠陥、例えばピン
ホールなどがあると、蓄積キψバシタに所望の動作が期
待できず、その信頼性が低いという問題点があった。も
し蓄積キャパシタの誘電体にお（プる電界強度を減少さ
せることができれば信頼性を増加させることができる。

蓄積キャパシタにＪ３【）る薄いシリコン酸化物誘電体
の信頼性は酸化物内の電界強度に大きく依存する。逆に
電界強度を減少させれば、酸化物を薄くすることが可能
となり、これによって単位面積当りの容量を増加させる
ことが可能となり、薄い酸化物領域の面積を減少させる
ことができる。

しかしながら、従来技術によるダイナミックＲＡＭでは
、蓄積キャパシタの誘電体に高電位差が印加されるので
、誘電体の斤さを減少させることができないという問題
点もあった。

〔問題点を解決するための手段及びその作用）上記問題
点に鑑み、本願発明に３Ｊ、れば、メモリセルの蓄積キ
ャパシタの下部電極を第１導電形の半導体基板にイオン
注入で形成した第２導電形領域で形成し、その不純物濃
度をセンス線に接続されるアクセストランジスタのソー
ス／ドレイン領域の不純物濃度よりも低いものどづる。

−Ｆ部電極が第２導電形領域であるのτ・、Ａヤバシタ
の上部電極の電圧で半導体表面を反転させる必要がなく
、印加電圧を自由に選択できる。さらに不純物濃度がソ
ース／ドレイン領域よりも低い中程度のものである！こ
め、キャパシタからのリーク電流を低減できる。又イオ
ン注入の利用により低不純物濃度の制御が高精度で行え
る。

〔実施例〕

本発明の一実施例によれば、二つのレベルの多結晶シリ
コン層を用いたＮチャンネル・シリコン・ゲートＭＯＳ
メモリ・セルにおいて改良された蓄積コンデンサが提供
される。第ルベルの多結晶シリコン層は列状のセルにお
いて蓄積キャパシタの上側プレートとなり、このプレー
トの下は、センス線に接続されたアクセストランジスタ
の高不純物濃度半導体領域よりも低い不純物温度を右す
るイオン注入領域である。第ルベルの多結晶シリコン層
はバイアス電源に接続され、バイアス電源は従来用いら
れたものよりも低い値にあるため、コンデンサ誘電体に
おける電界強度を低くしている。第２のレベルの多結晶
シリコン層によって、ＭＯＳ　Ｌ−ランジスタのゲート
が形成され、さらに上に重なる金属ストリップ（Ｘアド
レス線）への接続が得られる。金属ストリップと第２レ
ベ、　　　　　）Ｉ′ＣＤ多結晶シｌＪ］ンｉ！＆（７
）間（７）＋＞９クト領域４１第ルベルの多結晶シリコ
ン層の一部と重なることができる。イオン注入領ｂ１．
は、低インピーダンスの電流通路を確保するため、第ル
ベルの多結晶シリコン層の端部を越えてＭＯＳ　ｌ・ラ
ンジスクの方向に延在している。本実施例において、キ
Ａ７パシタの誘電体を形成ηるシリコン酸化物は、１−
ランジスタのゲート絶縁体を形成するシリコン酸化物よ
りも辞くすることができるので、容量を増加できる。

他の実施例において、単一レベルの多結晶シリコン層が
トランジスタのグー１−と一］ンデン４ノのＬ部電極と
を構成し、イオン打ら込み領域がコンデンサの誘電体に
おける電界強度を低下させる動きをし、これによって信
頼性が高められる。

本発明の明確な特性による新規な特徴は特許請求の範囲
に記載されているが、本発明そのものは、その他の特徴
および効果と同じように、イζ１図を参照して特定の実
施例による次の詳細な説明からよく理解される。

第１図を参照づると、本発明によるＭＯ３ＲＡＭセルの
物理的な配列が示されている。各セルは第２図の電気的
概要図にも示されているように、一つのＭＯＳトランジ
スタと一つの蓄積コンデンサを備えている。センス線１
２はＮ＋拡散領域によって与えられる。すなわち、これ
らのセンス線１２は一つの列における多数のセルに接続
されたＹアドレス線である。例えば、セルのそれぞれが
センス線１２に接続されたＭＯＳアクセス・トランジス
タ１０とキャパシタ１１を有し、一つの列に１２８個の
セルがあってもよい。この型のセンス増幅器は、ホワイ
トおよびキタガワ（よるテギ１）−ス・インストルメン
ツ社の１９７６年６月１日、米国特許出願、第６９１，
７３４号に示され、各列またはセンス線の中央に位置し
てもよい。

金属ストリップはＸアドレスずなわち行選択線１３であ
り、行選択線１３は一つの行にお１プる全てのトランジ
スタ、例えば１６Ｋ　　ＲＡＭにお【プる１２８個のト
ランジスタの各ゲートに接続される。第１図の二つのセ
ルによって占有された面積は約２５μｍ２以上すなわち
１セル当り１２．５μｍ２以上である。

第１図と共に第３ａ図〜第３ｄ図に訂しく示されるよう
に、各ＭＯ３ｌ−ランジスタ１０はソース（またはドレ
イン）を形成づる高不純物′ｆＡ度のＮ＋拡散領域１４
を含む。Ｎ１拡散領域１４は細長い連続的なＮ４拡散領
域であるセンス線１２の一部である。更にＭＯＳアクセ
ス・トランジスタ１０は、後で説明されるように第２レ
ベルの多結晶シリコン層１５によって形成されたグー１
〜を含む。ＭＯＳ　Ｉ−ランジスタのドレイン１６はコ
ンデンサ１１の下のイオン法人反転グＩ域１７の端部に
より生成される。イオン汀入反転領域１７により、キャ
パシタの上部Ｔｉ極に印加すべき電圧が従来必要とした
ものよりも大幅に低くできる。又比較的低濃度の領域と
することによりリーク電流が低減できる。薄いシリコン
酸化物層１８はＭＯＳアクセス・トランジスタ１０に対
するグー１−絶縁体として動き、分離された薄いシリコ
ン酸化物層１９はキャパシタ１１の誘電体となる。本発
明の特徴の一つによれば、シリコン酸化物層１８および
１９は厚さを異にすることができる。キャパシタ１１の
上部電極は、本発明の一特徴によれば、電に接続された
延長ス１〜リップである第１のレベルの多結晶シリコン
Ｅ　２　Ｏｆ、：　、につで与えられる。イオン打ち込
み領域１７が第１の多結晶シリコン層２０の縁を越えて
延在し、ドレイン１６の位置に高抵抗ギャップが形成さ
れないようにしている。

このことはｑ　１方法の説明で明らかにされる。シリコ
ン酸化物面２１は第ルベルの多結晶シリ：１ン［２０お
よび第２の多結晶シリコン層１５を分離させ、厚い層２
２は多結晶シリコンの両層と共にチップ全体を覆う。第
３ｂ図に示すように行選択線１３を形成づる金属ストリ
ップは、シリコン酸化物層２２を覆い、コンタクト領域
２３で第２の多結晶シリコン層１５と接触するように下
に広がる。

ここで第１図のセルの一製造方法を第４ａ図〜第４Ｑ図
を参照して説明しよう。出発物質は単結１　　　　　　
晶の半尋体シリン弓ライ２Ｔ′あり・直径約７６．２５
１＃ｌ、厚さ約１２５０μｍである。ただし、第４ａ図
ではシリコン・スライスの非常に小さな基板３０のみが
示されており、この基板３０の寸法は非常に誇張されて
いる。第４ａ図・〜第４ｅ図に示されている。基板３０
の小さな領域は、１個のセル（すなわら第１図において
隣接した２個のセル）を含み、この領域は２５μｍ以下
の幅を有する。センス増幅器を含む１６にセル寸なわら
１６．３８４セル、デコード回路、入出力バッファ・ボ
ンデンディング・パッド等によって占イ１される面積は
７５０，０００μｍｒＬ２以下が好ましい。

この場合、セル当りの面積は２５μＴｒＬ２以下である
べきで、約１２．５μｍ２が好適である。寅際の寸法で
は、第４ａ図〜第４ｅ図にＪ３りる種々の層および領域
は幅に比較して非常に薄いものといえる。

シリコン・スライスは、厚さ約１０００人の薄いシリコ
ン酸化物層３１を生成するのに十分な時間、約１ｏＯＯ
℃の酸化雰曲気の炉に置かれて最初の酸化が行なわれる
。次に、シリコン・スライスをｒｆプラズマ放電によっ
てシランとアンモニアの雰囲気へさらし、酸化物の上に
窒化シリコン（Ｓｉ３Ｎ４）層３２を形成づる。窒化シ
リコン層３２も約１００ＯＡの厚さとなる。フォトレジ
スト膜３３は窒化シリコン層３２の上に形成される。た
だしフォトレジストはＫＭＥＲすなわちにｏｄａｋ　Ｍ
ｅｔａｌ　Ｅｔｃｈ　Ｒｅ５ｉｓｔが代表的なものであ
る。

フォトレジスト膜３３はマスクを通して紫外線に露光さ
れるがこのマスクは、以下で述べるが、゛凹部（ｍｏａ
ｔｓ　）すなわちフィールド酸化物領域の所望パターン
を定めるように準備される。フォトレジスト膜３３は第
４ｂ図に示すような部分でフォトレジスト領域３４を残
して現像される。シリコン・スライスは、例えばプラズ
マ・エツチング技術のような選択的なエツチング液に接
触させるが、このエツチング液は窒化シリコンを取り除
くが、フォトレジスト領域３４またはシリコン酸化物層
３１には作用しない。次にこのスライスに対してイオン
打ち込みステップを実施づる。このステップではホウ素
原子が約１×１０１２原子／α２のドースで、約１００
にｅＶのビームによって打ち込まれ、フォトレジスト領
域３４の島ａ５よび窒化シリコン層３２によってマスク
されていない領域に浅いＰ＋領域３５を形成づる。更に
シリ−１ン・スライスは９００℃の蒸気にて数時間の長
い酸化工程に置かれ、これによって第４ｃ図に示すよう
に厚いノイールド酸化物領１ａ３６が形成される。窒化
シリコン層３２はその位Ｎで酸化工程をブロックするが
、露出された領域での９９７１２面は低下し、深さが約
５．０００人になり、フィールド酸化物領域３６は成長
して約１０．０００人になる。ホウ素が酸化処狸の前に
拡散されてＰ゛領域３５は位置が下がり、全てのフィー
ルド酸化領域３６の下にＰ＋領域３７が形成される。こ
のＰ１領域３７はチャンネル・ストップとして働き、奇
生トランジスタが形成されるのを防ぐ。次に窒化シリコ
ン層３２は高温のリン酸によるエツチングによって取り
除かれ、シリコン酸化物層３１（まフッ化水素のエツチ
ングによって取り除かれる。

薄い誘電体のシリコン酸化物層１９はマスクなしでシリ
コン・スライスの全露出面上に約５００人の厚さに熱酸
化で成長する。第４ｄ図を参照づると、シリコン・スラ
イスはフォトレジスト膜３８で覆われ、フォトレジスト
膜３８はイオン注入領域１７に対応づる領ＩＩ！３９を
ブロックするマスクを介して紫外線に露光される。次に
、マスクとしてフォトレジストを用いて約１５０Ｋｅｖ
、１×１０１２／ｃＩＲ２のドースでリンが打ち込まれ
、デプレッション型負荷トランジスタとして用いられる
のと同じ形式のイオン注入領［１７が形成される。

すなわち、５Ｘ１０１６／ｃｍ３程度の不純物濃度が得
られる。次に露光されたフォトレジストは取り除かれ、
炉にお【するシランの分解工程を利用して、約０．５μ
ｍの厚さに多結晶シリコン層が全スライス上に被着され
る。この多結晶シリコン層は、リン拡散によってその抵
抗値が下げられ、次いで第４ｅ図に示すように、フォト
レジスト・マスクを用いてパターン化され、第ルベルの
多結晶シリコン層２０を定めるようにエツチングされる
。

この工程で用いられるマスクは、第１図の第１の’　　
　　ＩＭａ、ＩＪｓ）！５（７）ＶＣＩｅｆｆｉ６！ｔ
−Ｓよう、。

れる。第３ａ図の蓄積セルにおけるＭＯＳ　ｌ−ランジ
スクのドレイン１６を定めるのは、イオン打ら込み領域
１７の左端であって、多結晶シリ：１ンの左端ではない
。イオン打１５込み領域１７のドレイン１６は第ルベル
の多結晶シリコン層２０の左端を越えて延在しているこ
とが小数である。次に第４ｆ図を参照すると、ゲートの
シリコン酸化物層１８は、シリコン酸化物層１９の露出
されｔこ部分に境界を定めるか、または別の熱酸化物を
形成するかして形成され、厚さが約１０００人であるゲ
ート酸化物を得るが、キャパシタの誘電体のシリコン酸
化物層１９と比較して厚さが約２倍である。別の熱酸化
物の成長中に、酸化物被覆２１が第ルベルの多結晶シリ
コンＢ２０の露出した頂部表面上に形成される。この熱
酸化物はパターン化される必要がないため、マスク・ア
ライメントの問題を生じない。

次のステップは、第２レベルの多結晶シリコン居１５の
被着である。このため、スライス全体が約１０，０００
人の多結晶シリコンで被覆される。

そして再びフォトレジストで覆われ、第２の多結晶シリ
コン層のパターンすなわちＭＯＳトランジスタのゲート
およびコンタクト２２に対する接続を決めるマスクを通
して露光される。次いでシリコンを侵すがシリコン酸化
物は侵さないエツチング液に対するマスクとして現像さ
れたフォトレジストを用いて不必要な第２の多結晶シリ
コン層１５をエツチングづる。次にシリコン・スライス
は、シリコン表面の露出領域上のゲート・シリコン酸化
物層１８の残りを取り除くため、短かいエツチング工程
に置かれる。この露出領ＶＡは拡散されたＮ＋領領域形
成されるべきところである。

次にシリコン・スライスは通常の技術を用いたリン拡散
工程に置かれ、これによってＮ＋領域１２および１４が
形成される。また露出された第２の多結晶シリコン層１
５はこの拡散工程によって高濃度にドープされる。この
拡散の深さは約８．０００人である。ゲート・シリコン
酸化物層１８はＭＯＳ　ｔ−ランジスタのヂャンネル端
を定める。Ｎ＋拡散処理の後、シリコンスライス全域は
、低い温度ｍ看工程によって厚いシリコン酸化物層２２
で覆われ、従ってセンス線領域１２、Ｎ＋拡散領［１４
およびＰ゛領Ｉｊ１３７の各領域に対づる不純物の拡散
はこれ以上行なわれＩＪい。浬いシリコン酸化物層２２
はフォトレジスト・を用いてパターン化され、コンタク
ト領１４２３に対づる開口を作り、次いでアルミニュウ
ムの薄い層がスライス全域上に被着され、金属ストリッ
プのｈ　’；１１択線の金属ストリップ１３を残すよう
にフＡ］−レジメ］〜を用いてパターン化される。基本
的な製造はこれによって終了するが、製造上の通常的な
手段に従い、シリコン・スライスが保護層で覆われ、ス
クライブされ、個々のチップに分割されることになるの
はいうまでもない。コンタクト領域２３がＶｃ線すなわ
ち第１の多結晶シリコン層２０の上に横たわるというこ
とによって、セル面積は単一レベルの多結晶シリコン層
セルで可能とザるものよりも小さい。またキャパシタ領
域をコンタクト領域２３の下にすることができるため、
セルの寸法も小さくすることができる。Ｎ４拡散領域１
２、１４より低い不純物濃度のＮ又はＮ−イオン打込領
域１７はｐ形基板との間にｐｎ接合を形成づるが、逆バ
イアス下での空乏筋幅は低濃度であることに対応して広
くなり、リーク電流の低減に有効である。又イオン打込
を用いるので低い不純物密度を高精度に制御できる。更
に、開示したセルの配列によって、いくつかの層に対す
るマスクの位置決めは厳密性を必要としなくなる。第ル
ベルの多結晶シリコンＦ２１２０を定めるマスクがいず
れかの方向にキャパシタ１１を定める凹部の縁を外れた
としても問題となることはない。第２レベルの多結晶シ
リコン層を定めるマスクはＮ＋拡散領域１４の第ルベル
層に破損を生ずることなく、重ねることができる。コン
タクト領域２３の開口についての位置決めは、金属スト
リップの行選択線金属ストリップ１３を決めるマスクの
ように厳密性を必要としない。

第５図を参照すると、本発明の一実施例はｌ　　　　　
　　ＲＡＭセルにおいて単一の多結晶シリコン層を用い
た本発明の一実施例が示されている。セルはＭＯＳトラ
ンジスタ４０、蓄積コンデンサ４１、データ線すなわち
ビット線４２およびアドレス線１なわちワード線４３を
備え、これら【よ全て第７図の電気回路図にも示されて
いる。ＭＯＳトランジスタ４０はビット線４２を形成す
るＮ４拡散領域の一部であるソース４４および多結晶シ
リコンの一領域であるゲート４５を有する。ドレイン領
Ｉｊｉ４６はゲート４５と蓄積キャパシタ４１どの間の
Ｎ＋領領域よって与えられる。イオン打ち込み領域４７
は第６ａ図の断面図に詳しく示されているようにＮ４領
ｖＩＬ４６よりも低８１度のＮ９Ｆｌ域でありコンデン
サの下部電極となる。シリコン酸化物＠４８はＭＯＳ　
ｌ−ランジスタ４０のゲート絶縁体となり、またシリコ
ン酸化物ｆｆＪ４８と同時に形成された同一厚さのシリ
コン酸化物層４９はキャパシタの誘電体となる。多結晶
シリコンの延長ストリップ５０は蓄積キャパシタ４１の
上部電極を形成し、電源電圧Ｖｃに接続されている。先
に述べたように、電源電圧ＶＣは約−Ｆ−Ｖｄ　ｄづな
わち１０〜２０ＶのＶｄｄに比較して約５〜６Ｖでよい
。第６ｂ図に示すように、ゲート４５を形成づる多結晶
シリコン層は、フィールド酸化物５１を越えて領域５２
まで延在し、この領域５２において、その多結晶シリコ
ン層上の酸化膜５３の開口は、ワード線４３どなるアル
ミニュウム・ストリップのためのコンタクト５４を与え
る。第５図から第７図の装置の製造工程は、単一レベル
の多結晶シリコン層を採用している点を除けば、第１図
から第４図のものと同一である。イオン打ち込み領域４
７を形成するイオン打ち込みスデツブは前に述べたにう
なフォト・レジスト・マスクを用いる。ザなわら、イオ
ン打ち込みは、フィールド酸化物領域５１を成長させた
後、かつゲート４５おＪ：びＶｄｌ！５０を形成する多
結晶シリコン層を被着する前に実行される。

従来の１トランジスタ・セルにおいて、Ｖｄ線５０に対
応した電極は、電圧Ｖｄ（ｊ以下で、電圧Ｖｔまでの論
理レベル゛１″蓄積電圧を印加し得るシリコン表面の反
転層を形成するため、電圧Ｖ（ｊｄ　（通常１２Ｖ）へ
接続しなければならない。

本実施例のセルにおいて、蓄積キャパシタｔよ−ｊイス
プレジョン・モード特性を示すように例えばＮチャンネ
ル・プロセスにおいてリンのＪ、うな適当なドーパント
で打ち込まれる。１なわら上部電極との間の逆バイアス
によって空乏層が崖導体表面から内部に延びる構成とな
る。かくして、電圧Ｖ（１（Ｉよりも低い電圧が蓄積キ
ャパシタの多結晶シリコン電極に印加され、同一の論理
レベル゛１′′の蓄積電圧を受は入れる。ＭＯ３蓄槓蓄
積パシタに必要とされるピンチ・オフ電灯又は打ち込み
巾は、任意に選択された電圧ＶＸにおいてチャンネルが
任意の蓄積電圧ＶＳでピンチオフとならないように十分
なレベルになければならない。電圧ＶｘはキＡ７パシタ
である多結晶シリコン層のＶｄ線５０または第１の多結
晶シリーｌン層２０にｄ３ける電圧である。

蓄積キャパシタの薄い酸化物にお【プる電界強度の減少
を電圧を例示して説明することができる。

イマ、Ｖｄｄ＝＋１２Ｖ、ＶＣ−＋５．蓄積サレる論理
“’　１　”　ｉなわち（１）電圧が４−１０、そして
蓄積される論理”　ｏ　”づなわちｖ（０）の電圧がＯ
■とすると、この場合、従来のセルでの蓄積キャパシタ
の酸化物における最大電圧は、論理”　ｏ　”が蓄積さ
れたときは１２Ｖである。本発明のセルにあける愚人電
圧は、論理“１′″または論理”　ｏ　”のいずれが蓄
積されたとしても、５Ｖに過ぎず、第８ａ図および第８
ｂ図に示すように、電圧すなわち電界強度で５８％の低
減が得られる。

ただしΔＶ１は、蓄積されたデータが論理”　１　”の
とき、蓄積キャパシタの酸化物両端における電圧、また
△ｖｏは蓄積されたデータが論理゛Ｏ″″のときの電圧
である。

セルの司法を小さくすることが最も重要なときは、本発
明のセルによって電界強度の低減が得られ、セル面積を
低減することが可“能である。これは同一の電界強度を
保持しながら、酸化物の厚さを５８％（前記の実施例に
対して）も低減することかできるためである。このこと
は、単位面積当１　　　　’）　ｃｏｉｉｓａ“５８％
＄°゛１　ｔ　ｔｃ　４ｉ　Ｗ　Ｉ−１“パ′タ領域が
同一の蓄積容量および電界強度に対して５８％小さくな
るかを意味づる。−例として、単位セル面ｇｉを１８．
１２５μＴｒＬ２から１３．１２５μ７＋１２へ低減づ
ることか可能となる。

前記の実施例において、電圧Ｖ　ｘ　＋；ｉ便官上官１
電圧ｖｃｃしいどした。しかし、１ブレジヨン・スレシ
ョルドが最大電荷蓄積能力を実ｙＡするために、イオン
打ち込みによって適当に調整される限り、電圧■Ｘは電
１ｆ−Ｖｓｓづなわら電ｆｆ０Ｖから電圧Ｖｄｄまでの
任意のレベルに設定することができる。

通常のダイブミックＲＡＭの適用において、電源電圧Ｖ
ＣＣは低電力スタンドバイ・モード動作中オフにされる
ことが望ましい。この要件をＷＡまため、電圧Ｖｘは、
第９図に示すように、メモリ・アレイとして用いられる
同一チップ内のＭＯ３回路で電圧Ｖｄｄから発生させる
ことができる。

この回路は、メタル・マスク切換器によっていくつかの
電圧ＶＸに対してプログラムすることが可能テアリ、電
［Ｖｄｄ、Ｖｃｃ、■ＳＳおよびＶｄｄから発生された
電圧Ｖｘを含むいくつかの可能な電圧から一つを選択す
ることができる。電圧Ｖｄｄから発生された電圧Ｖｘは
、電源線で偶発的に発生するかも知れない高いトランジ
ェント電圧をキャパシタの誘電体から絶縁させる点でも
右利である。また電圧スパイクはキャパシタの誘電体を
破壊して記憶装置を破壊することになろう。

本発明は特定の実施例を参照して説明されたが、この説
明は限定的な意味で解釈されるべきでない。

当業者においては、本発明の他の実施例と同じく、開示
された実施例の種々の変更は、本発明の説明を参照づる
ことによって明らかとなるであろう。

従って特許請求の範囲は本発明の真の範囲に含まれるこ
のような全ての変更または実施例を包含するものである
。

（効果） メモリセルは電荷保持特性の良いことが望まれるのでリ
ーク電流は少ないほどよい。イオン注入による比較的低
濃度の下部電極は高濃度領域の場合より電荷保持特性が
良い。又、イオン注入はそのような低濃度領域を高精度
に形成するのに拡散よりも有利である。

【図面の簡単な説明】

第１図は本発明に従って製造された二つのＲＡＭゼルセ
ルづ半導体ヂツゾの非常に狭い領域を大きく拡大した平
面図、第２図は第１図に示すセルの電気的概要図、第３
ａ図、第３ｂ図、第３Ｃ図および第３ｄ図は第１図にお
いてそれぞれ線ａ−ａ、ｂ−ｂ、ｃ−ｃおよびｄ−ｄに
沿って切断された第１図の半導体装置の断面図、第４ａ
図から第４ｑ図は第１図のセルの線ａ−ａに沿って切断
された製造におｔプる種々の段階における断面図、第５
図は本発明の他の実施例によるメモリ・セルを示し、半
導体チップの非常に小さな部分を大きく拡大した平面図
、第６ａ図および第６ｂ図は第５図においてそれぞれ線
ａ　−ａ　ａ３よびｂ−ｂに沿って切断された第５図の
セル部分における断面図、第７図は第５図のメモリ・セ
ルの電気的概要図、第８ａ図および第８ｂ図は本発明の
メモリ・セルでなく、従来のメモリ・セルにおける各種
動作条件に対ターる電圧のグラフ図、第９図は本発明の
セルにおけるオン・チップ電源の電気回路図である。 １０・・・ＭＯＳアクレス・トランジスタ、１１・・・
キャパシタ、１２・・・センス線、１３・・・行選択線
、１４・・・Ｎ＋拡散領域、１５．２０・・・多結晶シ
リコン層、１６・・・ドレイン、１７・・・打ち込み領
域、１８．１９．２１．２２．３１．４８．４９・・・
シリコン酸化物面、２３・・・コンタクト領域、３０・
・・基板、３２・・・窒化シリコン層、３３．３８・・
・フォトレジスト膜、３４・・・フォトレジスト領域、
３５．３７・・・Ｐ＋領域、３６．５１・・・フィール
ド酸化物領域、３９．５２・・・領域、４０・・・ＭＯ
Ｓ　トランジスタ、４１・・・蓄積キャパシタ、４２・
・・ビット線、４３・・・ワード線、４４・・・ソース
、４５・・・ゲート、４６・・・ドレイン領域、４７・
・・イオン打ち込み領域、５０・・・ストリップ（Ｖｄ
線）、５３・・・酸化膜、５４・・・コンタクト。

Claims (1)

【特許請求の範囲】
1. 第１導電形の半導体基板表面のチャンネル領域と該チャ
   ンネル領域の上方に絶縁層を介して位置するゲートと前
   記チャンネル領域の一端側の前記半導体基板に形成され
   た第２導電形領域とを有するアクセストランジスタと、
   前記チャンネル領域の他端側の前記半導体基板表面の下
   部電極領域と該下部電極領域の上方の絶縁層と該絶縁層
   の上方の上部電極とを有する蓄積キャパシタとを備え、
   ある１つのレベルおよびこの１つのレベルと異なる電圧
   の他のレベルの少なくとも２つのレベルで前記アクセス
   トランジスタの前記第２導電形領域に論理信号を供給す
   るメモリセルにおいて；前記下部電極領域に第２導電形
   の不純物をイオン注入して該下部電極領域を前記アクセ
   ストランジスタの前記第２導電形領域よりも低い程度の
   濃度の第２導電形とすることを特徴とするメモリセル。