JPS6150361A - メモリセル - Google Patents
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- JPS6150361A JPS6150361A JP60140091A JP14009185A JPS6150361A JP S6150361 A JPS6150361 A JP S6150361A JP 60140091 A JP60140091 A JP 60140091A JP 14009185 A JP14009185 A JP 14009185A JP S6150361 A JPS6150361 A JP S6150361A
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Classifications
-
- G—PHYSICS
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- G11C—STATIC STORES
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ装置およびその製造方法に関し、
特にNチャンネル・シリコン・ゲートMO8RAMセル
に関づる。
特にNチャンネル・シリコン・ゲートMO8RAMセル
に関づる。
(従来の技Vi )
1トランジスタ型の半導体メモリセルは、1975年9
月30日に公告されたN・キクガワによるテキサス・イ
ンストルメンツ社の米国特許第3,909,631号お
よび1973年9月13日発行F 1ectronic
s第116頁に示されているNチャンネル・シリコン・
ゲート・MO3RAMに用いられる。この型で最も多く
製造されている半導体メモリ装置は4096ビツト(な
わち212ビツトを含み、産業界では4K RAMと
呼ばれている。半導体装置の製造コストは、実際の回路
に含まれる小さなシリコン・チップのコストよりもむし
ろボンディング、パッケージング、試験、ハンドリング
等の費用が主たるものである。
月30日に公告されたN・キクガワによるテキサス・イ
ンストルメンツ社の米国特許第3,909,631号お
よび1973年9月13日発行F 1ectronic
s第116頁に示されているNチャンネル・シリコン・
ゲート・MO3RAMに用いられる。この型で最も多く
製造されている半導体メモリ装置は4096ビツト(な
わち212ビツトを含み、産業界では4K RAMと
呼ばれている。半導体装置の製造コストは、実際の回路
に含まれる小さなシリコン・チップのコストよりもむし
ろボンディング、パッケージング、試験、ハンドリング
等の費用が主たるものである。
従って、与えられたチップ・サイズ、例えば、750.
OOOum2内に収容することができる回路はどのよう
なものであっても全てはは同一の=1ストになる。ブー
ツブにおいて’16K”すなわち16.38/I (2
”)メモリ・セルすなわちビットの形成によって、適正
な歩留りが得られるならば、1ビット当りのコストは大
幅に低減させることができる。チップの寸法が大きくな
るに従い、歩留りが低減するため、−辺が約4500μ
m以上の司法では歩留りの減少で評価が行なわれる。
OOOum2内に収容することができる回路はどのよう
なものであっても全てはは同一の=1ストになる。ブー
ツブにおいて’16K”すなわち16.38/I (2
”)メモリ・セルすなわちビットの形成によって、適正
な歩留りが得られるならば、1ビット当りのコストは大
幅に低減させることができる。チップの寸法が大きくな
るに従い、歩留りが低減するため、−辺が約4500μ
m以上の司法では歩留りの減少で評価が行なわれる。
従って、RAMにおいては、各ピッ1〜またはセルによ
って占有される面積を低生さぜることか望ましい。
って占有される面積を低生さぜることか望ましい。
2重の多結晶シリコン層を用いたNチャンネルMO31
トランジスタ・メモリにおける一つの型は、1976年
1月12日に同じく出願された本発明者によるテキサス
・インスl〜ルメンツ社の米国特許出願第648,59
4号に示されている。
トランジスタ・メモリにおける一つの型は、1976年
1月12日に同じく出願された本発明者によるテキサス
・インスl〜ルメンツ社の米国特許出願第648,59
4号に示されている。
本発明は本発明者による前記出願のセルを改良すl
8ゎ、)−Cあ。。
8ゎ、)−Cあ。。
MOS Icにおける1トランジスタ・セルは、19
67年11月7日に公告されたテキサス・インストルメ
ンツ社の米国特許 第3.350,760号に示された酸化シリコン誘導体
を有する型の蓄積キャパシタを用いる。これらはいわゆ
るゲート型すなわち電圧依存型のものであってよく、1
975年12月29日に同じく出願されIこジエラルド
・D・ロジャーズによるテキサス・インストルメンツ社
の米国特訂出隙第645,171号に示されているイオ
ン注入(打ち込み)領域を有するものであってもよい。
67年11月7日に公告されたテキサス・インストルメ
ンツ社の米国特許 第3.350,760号に示された酸化シリコン誘導体
を有する型の蓄積キャパシタを用いる。これらはいわゆ
るゲート型すなわち電圧依存型のものであってよく、1
975年12月29日に同じく出願されIこジエラルド
・D・ロジャーズによるテキサス・インストルメンツ社
の米国特訂出隙第645,171号に示されているイオ
ン注入(打ち込み)領域を有するものであってもよい。
従来の1トランジスタ・セルにおいて、Vd線に対応し
た電極は、シリコン表面が電圧Vdd以下で、電圧Vt
までの論即レベル゛′1″の蓄1S11Tx圧を印加し
得る反転層を形成づるため、電圧Vdd(通常12v)
へ接続しな【ノればならない。
た電極は、シリコン表面が電圧Vdd以下で、電圧Vt
までの論即レベル゛′1″の蓄1S11Tx圧を印加し
得る反転層を形成づるため、電圧Vdd(通常12v)
へ接続しな【ノればならない。
(発明が解決しようとする問題点)
1トランジスタを用いたダイナミックRAMにおいて、
蓄積キャパシタの信頼性が最も重要なものであり、これ
は蓄積キャパシタがチップにJUGノる薄い酸化物領域
全体に対して大きな部分を占めることによる。一般に半
尋体装買の信頼性と歩留りは共にその酸化物が占めるチ
ップの面積の増加と共に減少ダる。キャパシタの誘電体
fA戚1ま、広くてしかも常時高い電位差が存在づ゛る
ため、トランジスタのゲート領域よりもきびしい状態に
ある。
蓄積キャパシタの信頼性が最も重要なものであり、これ
は蓄積キャパシタがチップにJUGノる薄い酸化物領域
全体に対して大きな部分を占めることによる。一般に半
尋体装買の信頼性と歩留りは共にその酸化物が占めるチ
ップの面積の増加と共に減少ダる。キャパシタの誘電体
fA戚1ま、広くてしかも常時高い電位差が存在づ゛る
ため、トランジスタのゲート領域よりもきびしい状態に
ある。
NチャンネルMOSダイナミックRAMの万命試験デー
タの示すところによれば、信頼性−1,: 13tl連
する故障の80〜90%は蓄積キャパシタにおける酸化
物の欠陥によるものである。したがって、従来技術によ
るダイナミックRAMにおいては、蓄積キ■パシタに大
ぎな電界強度がかかるため、誘電体に欠陥、例えばピン
ホールなどがあると、蓄積キψバシタに所望の動作が期
待できず、その信頼性が低いという問題点があった。も
し蓄積キャパシタの誘電体にお(プる電界強度を減少さ
せることができれば信頼性を増加させることができる。
タの示すところによれば、信頼性−1,: 13tl連
する故障の80〜90%は蓄積キャパシタにおける酸化
物の欠陥によるものである。したがって、従来技術によ
るダイナミックRAMにおいては、蓄積キ■パシタに大
ぎな電界強度がかかるため、誘電体に欠陥、例えばピン
ホールなどがあると、蓄積キψバシタに所望の動作が期
待できず、その信頼性が低いという問題点があった。も
し蓄積キャパシタの誘電体にお(プる電界強度を減少さ
せることができれば信頼性を増加させることができる。
蓄積キャパシタにJ3【)る薄いシリコン酸化物誘電体
の信頼性は酸化物内の電界強度に大きく依存する。逆に
電界強度を減少させれば、酸化物を薄くすることが可能
となり、これによって単位面積当りの容量を増加させる
ことが可能となり、薄い酸化物領域の面積を減少させる
ことができる。
の信頼性は酸化物内の電界強度に大きく依存する。逆に
電界強度を減少させれば、酸化物を薄くすることが可能
となり、これによって単位面積当りの容量を増加させる
ことが可能となり、薄い酸化物領域の面積を減少させる
ことができる。
しかしながら、従来技術によるダイナミックRAMでは
、蓄積キャパシタの誘電体に高電位差が印加されるので
、誘電体の斤さを減少させることができないという問題
点もあった。
、蓄積キャパシタの誘電体に高電位差が印加されるので
、誘電体の斤さを減少させることができないという問題
点もあった。
〔問題点を解決するための手段及びその作用)上記問題
点に鑑み、本願発明に3J、れば、メモリセルの蓄積キ
ャパシタの下部電極を第1導電形の半導体基板にイオン
注入で形成した第2導電形領域で形成し、その不純物濃
度をセンス線に接続されるアクセストランジスタのソー
ス/ドレイン領域の不純物濃度よりも低いものどづる。
点に鑑み、本願発明に3J、れば、メモリセルの蓄積キ
ャパシタの下部電極を第1導電形の半導体基板にイオン
注入で形成した第2導電形領域で形成し、その不純物濃
度をセンス線に接続されるアクセストランジスタのソー
ス/ドレイン領域の不純物濃度よりも低いものどづる。
−F部電極が第2導電形領域であるのτ・、Aヤバシタ
の上部電極の電圧で半導体表面を反転させる必要がなく
、印加電圧を自由に選択できる。さらに不純物濃度がソ
ース/ドレイン領域よりも低い中程度のものである!こ
め、キャパシタからのリーク電流を低減できる。又イオ
ン注入の利用により低不純物濃度の制御が高精度で行え
る。
の上部電極の電圧で半導体表面を反転させる必要がなく
、印加電圧を自由に選択できる。さらに不純物濃度がソ
ース/ドレイン領域よりも低い中程度のものである!こ
め、キャパシタからのリーク電流を低減できる。又イオ
ン注入の利用により低不純物濃度の制御が高精度で行え
る。
本発明の一実施例によれば、二つのレベルの多結晶シリ
コン層を用いたNチャンネル・シリコン・ゲートMOS
メモリ・セルにおいて改良された蓄積コンデンサが提供
される。第ルベルの多結晶シリコン層は列状のセルにお
いて蓄積キャパシタの上側プレートとなり、このプレー
トの下は、センス線に接続されたアクセストランジスタ
の高不純物濃度半導体領域よりも低い不純物温度を右す
るイオン注入領域である。第ルベルの多結晶シリコン層
はバイアス電源に接続され、バイアス電源は従来用いら
れたものよりも低い値にあるため、コンデンサ誘電体に
おける電界強度を低くしている。第2のレベルの多結晶
シリコン層によって、MOS L−ランジスタのゲート
が形成され、さらに上に重なる金属ストリップ(Xアド
レス線)への接続が得られる。金属ストリップと第2レ
ベ、 )I′CD多結晶シlJ]ンi!&(7
)間(7)+>9クト領域41第ルベルの多結晶シリコ
ン層の一部と重なることができる。イオン注入領b1.
は、低インピーダンスの電流通路を確保するため、第ル
ベルの多結晶シリコン層の端部を越えてMOS l・ラ
ンジスクの方向に延在している。本実施例において、キ
A7パシタの誘電体を形成ηるシリコン酸化物は、1−
ランジスタのゲート絶縁体を形成するシリコン酸化物よ
りも辞くすることができるので、容量を増加できる。
コン層を用いたNチャンネル・シリコン・ゲートMOS
メモリ・セルにおいて改良された蓄積コンデンサが提供
される。第ルベルの多結晶シリコン層は列状のセルにお
いて蓄積キャパシタの上側プレートとなり、このプレー
トの下は、センス線に接続されたアクセストランジスタ
の高不純物濃度半導体領域よりも低い不純物温度を右す
るイオン注入領域である。第ルベルの多結晶シリコン層
はバイアス電源に接続され、バイアス電源は従来用いら
れたものよりも低い値にあるため、コンデンサ誘電体に
おける電界強度を低くしている。第2のレベルの多結晶
シリコン層によって、MOS L−ランジスタのゲート
が形成され、さらに上に重なる金属ストリップ(Xアド
レス線)への接続が得られる。金属ストリップと第2レ
ベ、 )I′CD多結晶シlJ]ンi!&(7
)間(7)+>9クト領域41第ルベルの多結晶シリコ
ン層の一部と重なることができる。イオン注入領b1.
は、低インピーダンスの電流通路を確保するため、第ル
ベルの多結晶シリコン層の端部を越えてMOS l・ラ
ンジスクの方向に延在している。本実施例において、キ
A7パシタの誘電体を形成ηるシリコン酸化物は、1−
ランジスタのゲート絶縁体を形成するシリコン酸化物よ
りも辞くすることができるので、容量を増加できる。
他の実施例において、単一レベルの多結晶シリコン層が
トランジスタのグー1−と一]ンデン4ノのL部電極と
を構成し、イオン打ら込み領域がコンデンサの誘電体に
おける電界強度を低下させる動きをし、これによって信
頼性が高められる。
トランジスタのグー1−と一]ンデン4ノのL部電極と
を構成し、イオン打ら込み領域がコンデンサの誘電体に
おける電界強度を低下させる動きをし、これによって信
頼性が高められる。
本発明の明確な特性による新規な特徴は特許請求の範囲
に記載されているが、本発明そのものは、その他の特徴
および効果と同じように、イζ1図を参照して特定の実
施例による次の詳細な説明からよく理解される。
に記載されているが、本発明そのものは、その他の特徴
および効果と同じように、イζ1図を参照して特定の実
施例による次の詳細な説明からよく理解される。
第1図を参照づると、本発明によるMO3RAMセルの
物理的な配列が示されている。各セルは第2図の電気的
概要図にも示されているように、一つのMOSトランジ
スタと一つの蓄積コンデンサを備えている。センス線1
2はN+拡散領域によって与えられる。すなわち、これ
らのセンス線12は一つの列における多数のセルに接続
されたYアドレス線である。例えば、セルのそれぞれが
センス線12に接続されたMOSアクセス・トランジス
タ10とキャパシタ11を有し、一つの列に128個の
セルがあってもよい。この型のセンス増幅器は、ホワイ
トおよびキタガワ(よるテギ1)−ス・インストルメン
ツ社の1976年6月1日、米国特許出願、第691,
734号に示され、各列またはセンス線の中央に位置し
てもよい。
物理的な配列が示されている。各セルは第2図の電気的
概要図にも示されているように、一つのMOSトランジ
スタと一つの蓄積コンデンサを備えている。センス線1
2はN+拡散領域によって与えられる。すなわち、これ
らのセンス線12は一つの列における多数のセルに接続
されたYアドレス線である。例えば、セルのそれぞれが
センス線12に接続されたMOSアクセス・トランジス
タ10とキャパシタ11を有し、一つの列に128個の
セルがあってもよい。この型のセンス増幅器は、ホワイ
トおよびキタガワ(よるテギ1)−ス・インストルメン
ツ社の1976年6月1日、米国特許出願、第691,
734号に示され、各列またはセンス線の中央に位置し
てもよい。
金属ストリップはXアドレスずなわち行選択線13であ
り、行選択線13は一つの行にお1プる全てのトランジ
スタ、例えば16K RAMにお【プる128個のト
ランジスタの各ゲートに接続される。第1図の二つのセ
ルによって占有された面積は約25μm2以上すなわち
1セル当り12.5μm2以上である。
り、行選択線13は一つの行にお1プる全てのトランジ
スタ、例えば16K RAMにお【プる128個のト
ランジスタの各ゲートに接続される。第1図の二つのセ
ルによって占有された面積は約25μm2以上すなわち
1セル当り12.5μm2以上である。
第1図と共に第3a図〜第3d図に訂しく示されるよう
に、各MO3l−ランジスタ10はソース(またはドレ
イン)を形成づる高不純物′fA度のN+拡散領域14
を含む。N1拡散領域14は細長い連続的なN4拡散領
域であるセンス線12の一部である。更にMOSアクセ
ス・トランジスタ10は、後で説明されるように第2レ
ベルの多結晶シリコン層15によって形成されたグー1
〜を含む。MOS I−ランジスタのドレイン16はコ
ンデンサ11の下のイオン法人反転グI域17の端部に
より生成される。イオン汀入反転領域17により、キャ
パシタの上部Ti極に印加すべき電圧が従来必要とした
ものよりも大幅に低くできる。又比較的低濃度の領域と
することによりリーク電流が低減できる。薄いシリコン
酸化物層18はMOSアクセス・トランジスタ10に対
するグー1−絶縁体として動き、分離された薄いシリコ
ン酸化物層19はキャパシタ11の誘電体となる。本発
明の特徴の一つによれば、シリコン酸化物層18および
19は厚さを異にすることができる。キャパシタ11の
上部電極は、本発明の一特徴によれば、電に接続された
延長ス1〜リップである第1のレベルの多結晶シリコン
E 2 Of、: 、につで与えられる。イオン打ち込
み領域17が第1の多結晶シリコン層20の縁を越えて
延在し、ドレイン16の位置に高抵抗ギャップが形成さ
れないようにしている。
に、各MO3l−ランジスタ10はソース(またはドレ
イン)を形成づる高不純物′fA度のN+拡散領域14
を含む。N1拡散領域14は細長い連続的なN4拡散領
域であるセンス線12の一部である。更にMOSアクセ
ス・トランジスタ10は、後で説明されるように第2レ
ベルの多結晶シリコン層15によって形成されたグー1
〜を含む。MOS I−ランジスタのドレイン16はコ
ンデンサ11の下のイオン法人反転グI域17の端部に
より生成される。イオン汀入反転領域17により、キャ
パシタの上部Ti極に印加すべき電圧が従来必要とした
ものよりも大幅に低くできる。又比較的低濃度の領域と
することによりリーク電流が低減できる。薄いシリコン
酸化物層18はMOSアクセス・トランジスタ10に対
するグー1−絶縁体として動き、分離された薄いシリコ
ン酸化物層19はキャパシタ11の誘電体となる。本発
明の特徴の一つによれば、シリコン酸化物層18および
19は厚さを異にすることができる。キャパシタ11の
上部電極は、本発明の一特徴によれば、電に接続された
延長ス1〜リップである第1のレベルの多結晶シリコン
E 2 Of、: 、につで与えられる。イオン打ち込
み領域17が第1の多結晶シリコン層20の縁を越えて
延在し、ドレイン16の位置に高抵抗ギャップが形成さ
れないようにしている。
このことはq 1方法の説明で明らかにされる。シリコ
ン酸化物面21は第ルベルの多結晶シリ:1ン[20お
よび第2の多結晶シリコン層15を分離させ、厚い層2
2は多結晶シリコンの両層と共にチップ全体を覆う。第
3b図に示すように行選択線13を形成づる金属ストリ
ップは、シリコン酸化物層22を覆い、コンタクト領域
23で第2の多結晶シリコン層15と接触するように下
に広がる。
ン酸化物面21は第ルベルの多結晶シリ:1ン[20お
よび第2の多結晶シリコン層15を分離させ、厚い層2
2は多結晶シリコンの両層と共にチップ全体を覆う。第
3b図に示すように行選択線13を形成づる金属ストリ
ップは、シリコン酸化物層22を覆い、コンタクト領域
23で第2の多結晶シリコン層15と接触するように下
に広がる。
ここで第1図のセルの一製造方法を第4a図〜第4Q図
を参照して説明しよう。出発物質は単結1
晶の半尋体シリン弓ライ2T′あり・直径約76.25
1#l、厚さ約1250μmである。ただし、第4a図
ではシリコン・スライスの非常に小さな基板30のみが
示されており、この基板30の寸法は非常に誇張されて
いる。第4a図・〜第4e図に示されている。基板30
の小さな領域は、1個のセル(すなわら第1図において
隣接した2個のセル)を含み、この領域は25μm以下
の幅を有する。センス増幅器を含む16にセル寸なわら
16.384セル、デコード回路、入出力バッファ・ボ
ンデンディング・パッド等によって占イ1される面積は
750,000μmrL2以下が好ましい。
を参照して説明しよう。出発物質は単結1
晶の半尋体シリン弓ライ2T′あり・直径約76.25
1#l、厚さ約1250μmである。ただし、第4a図
ではシリコン・スライスの非常に小さな基板30のみが
示されており、この基板30の寸法は非常に誇張されて
いる。第4a図・〜第4e図に示されている。基板30
の小さな領域は、1個のセル(すなわら第1図において
隣接した2個のセル)を含み、この領域は25μm以下
の幅を有する。センス増幅器を含む16にセル寸なわら
16.384セル、デコード回路、入出力バッファ・ボ
ンデンディング・パッド等によって占イ1される面積は
750,000μmrL2以下が好ましい。
この場合、セル当りの面積は25μTrL2以下である
べきで、約12.5μm2が好適である。寅際の寸法で
は、第4a図〜第4e図にJ3りる種々の層および領域
は幅に比較して非常に薄いものといえる。
べきで、約12.5μm2が好適である。寅際の寸法で
は、第4a図〜第4e図にJ3りる種々の層および領域
は幅に比較して非常に薄いものといえる。
シリコン・スライスは、厚さ約1000人の薄いシリコ
ン酸化物層31を生成するのに十分な時間、約1oOO
℃の酸化雰曲気の炉に置かれて最初の酸化が行なわれる
。次に、シリコン・スライスをrfプラズマ放電によっ
てシランとアンモニアの雰囲気へさらし、酸化物の上に
窒化シリコン(Si3N4)層32を形成づる。窒化シ
リコン層32も約100OAの厚さとなる。フォトレジ
スト膜33は窒化シリコン層32の上に形成される。た
だしフォトレジストはKMERすなわちにodak M
etal Etch Re5istが代表的なものであ
る。
ン酸化物層31を生成するのに十分な時間、約1oOO
℃の酸化雰曲気の炉に置かれて最初の酸化が行なわれる
。次に、シリコン・スライスをrfプラズマ放電によっ
てシランとアンモニアの雰囲気へさらし、酸化物の上に
窒化シリコン(Si3N4)層32を形成づる。窒化シ
リコン層32も約100OAの厚さとなる。フォトレジ
スト膜33は窒化シリコン層32の上に形成される。た
だしフォトレジストはKMERすなわちにodak M
etal Etch Re5istが代表的なものであ
る。
フォトレジスト膜33はマスクを通して紫外線に露光さ
れるがこのマスクは、以下で述べるが、゛凹部(moa
ts )すなわちフィールド酸化物領域の所望パターン
を定めるように準備される。フォトレジスト膜33は第
4b図に示すような部分でフォトレジスト領域34を残
して現像される。シリコン・スライスは、例えばプラズ
マ・エツチング技術のような選択的なエツチング液に接
触させるが、このエツチング液は窒化シリコンを取り除
くが、フォトレジスト領域34またはシリコン酸化物層
31には作用しない。次にこのスライスに対してイオン
打ち込みステップを実施づる。このステップではホウ素
原子が約1×1012原子/α2のドースで、約100
にeVのビームによって打ち込まれ、フォトレジスト領
域34の島a5よび窒化シリコン層32によってマスク
されていない領域に浅いP+領域35を形成づる。更に
シリ−1ン・スライスは900℃の蒸気にて数時間の長
い酸化工程に置かれ、これによって第4c図に示すよう
に厚いノイールド酸化物領1a36が形成される。窒化
シリコン層32はその位Nで酸化工程をブロックするが
、露出された領域での99712面は低下し、深さが約
5.000人になり、フィールド酸化物領域36は成長
して約10.000人になる。ホウ素が酸化処狸の前に
拡散されてP゛領域35は位置が下がり、全てのフィー
ルド酸化領域36の下にP+領域37が形成される。こ
のP1領域37はチャンネル・ストップとして働き、奇
生トランジスタが形成されるのを防ぐ。次に窒化シリコ
ン層32は高温のリン酸によるエツチングによって取り
除かれ、シリコン酸化物層31(まフッ化水素のエツチ
ングによって取り除かれる。
れるがこのマスクは、以下で述べるが、゛凹部(moa
ts )すなわちフィールド酸化物領域の所望パターン
を定めるように準備される。フォトレジスト膜33は第
4b図に示すような部分でフォトレジスト領域34を残
して現像される。シリコン・スライスは、例えばプラズ
マ・エツチング技術のような選択的なエツチング液に接
触させるが、このエツチング液は窒化シリコンを取り除
くが、フォトレジスト領域34またはシリコン酸化物層
31には作用しない。次にこのスライスに対してイオン
打ち込みステップを実施づる。このステップではホウ素
原子が約1×1012原子/α2のドースで、約100
にeVのビームによって打ち込まれ、フォトレジスト領
域34の島a5よび窒化シリコン層32によってマスク
されていない領域に浅いP+領域35を形成づる。更に
シリ−1ン・スライスは900℃の蒸気にて数時間の長
い酸化工程に置かれ、これによって第4c図に示すよう
に厚いノイールド酸化物領1a36が形成される。窒化
シリコン層32はその位Nで酸化工程をブロックするが
、露出された領域での99712面は低下し、深さが約
5.000人になり、フィールド酸化物領域36は成長
して約10.000人になる。ホウ素が酸化処狸の前に
拡散されてP゛領域35は位置が下がり、全てのフィー
ルド酸化領域36の下にP+領域37が形成される。こ
のP1領域37はチャンネル・ストップとして働き、奇
生トランジスタが形成されるのを防ぐ。次に窒化シリコ
ン層32は高温のリン酸によるエツチングによって取り
除かれ、シリコン酸化物層31(まフッ化水素のエツチ
ングによって取り除かれる。
薄い誘電体のシリコン酸化物層19はマスクなしでシリ
コン・スライスの全露出面上に約500人の厚さに熱酸
化で成長する。第4d図を参照づると、シリコン・スラ
イスはフォトレジスト膜38で覆われ、フォトレジスト
膜38はイオン注入領域17に対応づる領II!39を
ブロックするマスクを介して紫外線に露光される。次に
、マスクとしてフォトレジストを用いて約150Kev
、1×1012/cIR2のドースでリンが打ち込まれ
、デプレッション型負荷トランジスタとして用いられる
のと同じ形式のイオン注入領[17が形成される。
コン・スライスの全露出面上に約500人の厚さに熱酸
化で成長する。第4d図を参照づると、シリコン・スラ
イスはフォトレジスト膜38で覆われ、フォトレジスト
膜38はイオン注入領域17に対応づる領II!39を
ブロックするマスクを介して紫外線に露光される。次に
、マスクとしてフォトレジストを用いて約150Kev
、1×1012/cIR2のドースでリンが打ち込まれ
、デプレッション型負荷トランジスタとして用いられる
のと同じ形式のイオン注入領[17が形成される。
すなわち、5X1016/cm3程度の不純物濃度が得
られる。次に露光されたフォトレジストは取り除かれ、
炉にお【するシランの分解工程を利用して、約0.5μ
mの厚さに多結晶シリコン層が全スライス上に被着され
る。この多結晶シリコン層は、リン拡散によってその抵
抗値が下げられ、次いで第4e図に示すように、フォト
レジスト・マスクを用いてパターン化され、第ルベルの
多結晶シリコン層20を定めるようにエツチングされる
。
られる。次に露光されたフォトレジストは取り除かれ、
炉にお【するシランの分解工程を利用して、約0.5μ
mの厚さに多結晶シリコン層が全スライス上に被着され
る。この多結晶シリコン層は、リン拡散によってその抵
抗値が下げられ、次いで第4e図に示すように、フォト
レジスト・マスクを用いてパターン化され、第ルベルの
多結晶シリコン層20を定めるようにエツチングされる
。
この工程で用いられるマスクは、第1図の第1の’
IMa、IJs)!5(7)VCIeffi6!t
−Sよう、。
IMa、IJs)!5(7)VCIeffi6!t
−Sよう、。
れる。第3a図の蓄積セルにおけるMOS l−ランジ
スクのドレイン16を定めるのは、イオン打ら込み領域
17の左端であって、多結晶シリ:1ンの左端ではない
。イオン打15込み領域17のドレイン16は第ルベル
の多結晶シリコン層20の左端を越えて延在しているこ
とが小数である。次に第4f図を参照すると、ゲートの
シリコン酸化物層18は、シリコン酸化物層19の露出
されtこ部分に境界を定めるか、または別の熱酸化物を
形成するかして形成され、厚さが約1000人であるゲ
ート酸化物を得るが、キャパシタの誘電体のシリコン酸
化物層19と比較して厚さが約2倍である。別の熱酸化
物の成長中に、酸化物被覆21が第ルベルの多結晶シリ
コンB20の露出した頂部表面上に形成される。この熱
酸化物はパターン化される必要がないため、マスク・ア
ライメントの問題を生じない。
スクのドレイン16を定めるのは、イオン打ら込み領域
17の左端であって、多結晶シリ:1ンの左端ではない
。イオン打15込み領域17のドレイン16は第ルベル
の多結晶シリコン層20の左端を越えて延在しているこ
とが小数である。次に第4f図を参照すると、ゲートの
シリコン酸化物層18は、シリコン酸化物層19の露出
されtこ部分に境界を定めるか、または別の熱酸化物を
形成するかして形成され、厚さが約1000人であるゲ
ート酸化物を得るが、キャパシタの誘電体のシリコン酸
化物層19と比較して厚さが約2倍である。別の熱酸化
物の成長中に、酸化物被覆21が第ルベルの多結晶シリ
コンB20の露出した頂部表面上に形成される。この熱
酸化物はパターン化される必要がないため、マスク・ア
ライメントの問題を生じない。
次のステップは、第2レベルの多結晶シリコン居15の
被着である。このため、スライス全体が約10,000
人の多結晶シリコンで被覆される。
被着である。このため、スライス全体が約10,000
人の多結晶シリコンで被覆される。
そして再びフォトレジストで覆われ、第2の多結晶シリ
コン層のパターンすなわちMOSトランジスタのゲート
およびコンタクト22に対する接続を決めるマスクを通
して露光される。次いでシリコンを侵すがシリコン酸化
物は侵さないエツチング液に対するマスクとして現像さ
れたフォトレジストを用いて不必要な第2の多結晶シリ
コン層15をエツチングづる。次にシリコン・スライス
は、シリコン表面の露出領域上のゲート・シリコン酸化
物層18の残りを取り除くため、短かいエツチング工程
に置かれる。この露出領VAは拡散されたN+領領域形
成されるべきところである。
コン層のパターンすなわちMOSトランジスタのゲート
およびコンタクト22に対する接続を決めるマスクを通
して露光される。次いでシリコンを侵すがシリコン酸化
物は侵さないエツチング液に対するマスクとして現像さ
れたフォトレジストを用いて不必要な第2の多結晶シリ
コン層15をエツチングづる。次にシリコン・スライス
は、シリコン表面の露出領域上のゲート・シリコン酸化
物層18の残りを取り除くため、短かいエツチング工程
に置かれる。この露出領VAは拡散されたN+領領域形
成されるべきところである。
次にシリコン・スライスは通常の技術を用いたリン拡散
工程に置かれ、これによってN+領域12および14が
形成される。また露出された第2の多結晶シリコン層1
5はこの拡散工程によって高濃度にドープされる。この
拡散の深さは約8.000人である。ゲート・シリコン
酸化物層18はMOS t−ランジスタのヂャンネル端
を定める。N+拡散処理の後、シリコンスライス全域は
、低い温度m看工程によって厚いシリコン酸化物層22
で覆われ、従ってセンス線領域12、N+拡散領[14
およびP゛領Ij137の各領域に対づる不純物の拡散
はこれ以上行なわれIJい。浬いシリコン酸化物層22
はフォトレジスト・を用いてパターン化され、コンタク
ト領1423に対づる開口を作り、次いでアルミニュウ
ムの薄い層がスライス全域上に被着され、金属ストリッ
プのh ’;11択線の金属ストリップ13を残すよう
にフA]−レジメ]〜を用いてパターン化される。基本
的な製造はこれによって終了するが、製造上の通常的な
手段に従い、シリコン・スライスが保護層で覆われ、ス
クライブされ、個々のチップに分割されることになるの
はいうまでもない。コンタクト領域23がVc線すなわ
ち第1の多結晶シリコン層20の上に横たわるというこ
とによって、セル面積は単一レベルの多結晶シリコン層
セルで可能とザるものよりも小さい。またキャパシタ領
域をコンタクト領域23の下にすることができるため、
セルの寸法も小さくすることができる。N4拡散領域1
2、14より低い不純物濃度のN又はN−イオン打込領
域17はp形基板との間にpn接合を形成づるが、逆バ
イアス下での空乏筋幅は低濃度であることに対応して広
くなり、リーク電流の低減に有効である。又イオン打込
を用いるので低い不純物密度を高精度に制御できる。更
に、開示したセルの配列によって、いくつかの層に対す
るマスクの位置決めは厳密性を必要としなくなる。第ル
ベルの多結晶シリコンF2120を定めるマスクがいず
れかの方向にキャパシタ11を定める凹部の縁を外れた
としても問題となることはない。第2レベルの多結晶シ
リコン層を定めるマスクはN+拡散領域14の第ルベル
層に破損を生ずることなく、重ねることができる。コン
タクト領域23の開口についての位置決めは、金属スト
リップの行選択線金属ストリップ13を決めるマスクの
ように厳密性を必要としない。
工程に置かれ、これによってN+領域12および14が
形成される。また露出された第2の多結晶シリコン層1
5はこの拡散工程によって高濃度にドープされる。この
拡散の深さは約8.000人である。ゲート・シリコン
酸化物層18はMOS t−ランジスタのヂャンネル端
を定める。N+拡散処理の後、シリコンスライス全域は
、低い温度m看工程によって厚いシリコン酸化物層22
で覆われ、従ってセンス線領域12、N+拡散領[14
およびP゛領Ij137の各領域に対づる不純物の拡散
はこれ以上行なわれIJい。浬いシリコン酸化物層22
はフォトレジスト・を用いてパターン化され、コンタク
ト領1423に対づる開口を作り、次いでアルミニュウ
ムの薄い層がスライス全域上に被着され、金属ストリッ
プのh ’;11択線の金属ストリップ13を残すよう
にフA]−レジメ]〜を用いてパターン化される。基本
的な製造はこれによって終了するが、製造上の通常的な
手段に従い、シリコン・スライスが保護層で覆われ、ス
クライブされ、個々のチップに分割されることになるの
はいうまでもない。コンタクト領域23がVc線すなわ
ち第1の多結晶シリコン層20の上に横たわるというこ
とによって、セル面積は単一レベルの多結晶シリコン層
セルで可能とザるものよりも小さい。またキャパシタ領
域をコンタクト領域23の下にすることができるため、
セルの寸法も小さくすることができる。N4拡散領域1
2、14より低い不純物濃度のN又はN−イオン打込領
域17はp形基板との間にpn接合を形成づるが、逆バ
イアス下での空乏筋幅は低濃度であることに対応して広
くなり、リーク電流の低減に有効である。又イオン打込
を用いるので低い不純物密度を高精度に制御できる。更
に、開示したセルの配列によって、いくつかの層に対す
るマスクの位置決めは厳密性を必要としなくなる。第ル
ベルの多結晶シリコンF2120を定めるマスクがいず
れかの方向にキャパシタ11を定める凹部の縁を外れた
としても問題となることはない。第2レベルの多結晶シ
リコン層を定めるマスクはN+拡散領域14の第ルベル
層に破損を生ずることなく、重ねることができる。コン
タクト領域23の開口についての位置決めは、金属スト
リップの行選択線金属ストリップ13を決めるマスクの
ように厳密性を必要としない。
第5図を参照すると、本発明の一実施例はl
RAMセルにおいて単一の多結晶シリコン層を用い
た本発明の一実施例が示されている。セルはMOSトラ
ンジスタ40、蓄積コンデンサ41、データ線すなわち
ビット線42およびアドレス線1なわちワード線43を
備え、これら【よ全て第7図の電気回路図にも示されて
いる。MOSトランジスタ40はビット線42を形成す
るN4拡散領域の一部であるソース44および多結晶シ
リコンの一領域であるゲート45を有する。ドレイン領
Iji46はゲート45と蓄積キャパシタ41どの間の
N+領領域よって与えられる。イオン打ち込み領域47
は第6a図の断面図に詳しく示されているようにN4領
vIL46よりも低81度のN9Fl域でありコンデン
サの下部電極となる。シリコン酸化物@48はMOS
l−ランジスタ40のゲート絶縁体となり、またシリコ
ン酸化物ffJ48と同時に形成された同一厚さのシリ
コン酸化物層49はキャパシタの誘電体となる。多結晶
シリコンの延長ストリップ50は蓄積キャパシタ41の
上部電極を形成し、電源電圧Vcに接続されている。先
に述べたように、電源電圧VCは約−F−Vd dづな
わち10〜20VのVddに比較して約5〜6Vでよい
。第6b図に示すように、ゲート45を形成づる多結晶
シリコン層は、フィールド酸化物51を越えて領域52
まで延在し、この領域52において、その多結晶シリコ
ン層上の酸化膜53の開口は、ワード線43どなるアル
ミニュウム・ストリップのためのコンタクト54を与え
る。第5図から第7図の装置の製造工程は、単一レベル
の多結晶シリコン層を採用している点を除けば、第1図
から第4図のものと同一である。イオン打ち込み領域4
7を形成するイオン打ち込みスデツブは前に述べたにう
なフォト・レジスト・マスクを用いる。ザなわら、イオ
ン打ち込みは、フィールド酸化物領域51を成長させた
後、かつゲート45おJ:びVdl!50を形成する多
結晶シリコン層を被着する前に実行される。
RAMセルにおいて単一の多結晶シリコン層を用い
た本発明の一実施例が示されている。セルはMOSトラ
ンジスタ40、蓄積コンデンサ41、データ線すなわち
ビット線42およびアドレス線1なわちワード線43を
備え、これら【よ全て第7図の電気回路図にも示されて
いる。MOSトランジスタ40はビット線42を形成す
るN4拡散領域の一部であるソース44および多結晶シ
リコンの一領域であるゲート45を有する。ドレイン領
Iji46はゲート45と蓄積キャパシタ41どの間の
N+領領域よって与えられる。イオン打ち込み領域47
は第6a図の断面図に詳しく示されているようにN4領
vIL46よりも低81度のN9Fl域でありコンデン
サの下部電極となる。シリコン酸化物@48はMOS
l−ランジスタ40のゲート絶縁体となり、またシリコ
ン酸化物ffJ48と同時に形成された同一厚さのシリ
コン酸化物層49はキャパシタの誘電体となる。多結晶
シリコンの延長ストリップ50は蓄積キャパシタ41の
上部電極を形成し、電源電圧Vcに接続されている。先
に述べたように、電源電圧VCは約−F−Vd dづな
わち10〜20VのVddに比較して約5〜6Vでよい
。第6b図に示すように、ゲート45を形成づる多結晶
シリコン層は、フィールド酸化物51を越えて領域52
まで延在し、この領域52において、その多結晶シリコ
ン層上の酸化膜53の開口は、ワード線43どなるアル
ミニュウム・ストリップのためのコンタクト54を与え
る。第5図から第7図の装置の製造工程は、単一レベル
の多結晶シリコン層を採用している点を除けば、第1図
から第4図のものと同一である。イオン打ち込み領域4
7を形成するイオン打ち込みスデツブは前に述べたにう
なフォト・レジスト・マスクを用いる。ザなわら、イオ
ン打ち込みは、フィールド酸化物領域51を成長させた
後、かつゲート45おJ:びVdl!50を形成する多
結晶シリコン層を被着する前に実行される。
従来の1トランジスタ・セルにおいて、Vd線50に対
応した電極は、電圧Vd(j以下で、電圧Vtまでの論
理レベル゛1″蓄積電圧を印加し得るシリコン表面の反
転層を形成するため、電圧V(jd (通常12V)へ
接続しなければならない。
応した電極は、電圧Vd(j以下で、電圧Vtまでの論
理レベル゛1″蓄積電圧を印加し得るシリコン表面の反
転層を形成するため、電圧V(jd (通常12V)へ
接続しなければならない。
本実施例のセルにおいて、蓄積キャパシタtよ−jイス
プレジョン・モード特性を示すように例えばNチャンネ
ル・プロセスにおいてリンのJ、うな適当なドーパント
で打ち込まれる。1なわら上部電極との間の逆バイアス
によって空乏層が崖導体表面から内部に延びる構成とな
る。かくして、電圧V(1(Iよりも低い電圧が蓄積キ
ャパシタの多結晶シリコン電極に印加され、同一の論理
レベル゛1′′の蓄積電圧を受は入れる。MO3蓄槓蓄
積パシタに必要とされるピンチ・オフ電灯又は打ち込み
巾は、任意に選択された電圧VXにおいてチャンネルが
任意の蓄積電圧VSでピンチオフとならないように十分
なレベルになければならない。電圧VxはキA7パシタ
である多結晶シリコン層のVd線50または第1の多結
晶シリーlン層20にd3ける電圧である。
プレジョン・モード特性を示すように例えばNチャンネ
ル・プロセスにおいてリンのJ、うな適当なドーパント
で打ち込まれる。1なわら上部電極との間の逆バイアス
によって空乏層が崖導体表面から内部に延びる構成とな
る。かくして、電圧V(1(Iよりも低い電圧が蓄積キ
ャパシタの多結晶シリコン電極に印加され、同一の論理
レベル゛1′′の蓄積電圧を受は入れる。MO3蓄槓蓄
積パシタに必要とされるピンチ・オフ電灯又は打ち込み
巾は、任意に選択された電圧VXにおいてチャンネルが
任意の蓄積電圧VSでピンチオフとならないように十分
なレベルになければならない。電圧VxはキA7パシタ
である多結晶シリコン層のVd線50または第1の多結
晶シリーlン層20にd3ける電圧である。
蓄積キャパシタの薄い酸化物にお【プる電界強度の減少
を電圧を例示して説明することができる。
を電圧を例示して説明することができる。
イマ、Vdd=+12V、VC−+5.蓄積サレる論理
“’ 1 ” iなわち(1)電圧が4−10、そして
蓄積される論理” o ”づなわちv(0)の電圧がO
■とすると、この場合、従来のセルでの蓄積キャパシタ
の酸化物における最大電圧は、論理” o ”が蓄積さ
れたときは12Vである。本発明のセルにあける愚人電
圧は、論理“1′″または論理” o ”のいずれが蓄
積されたとしても、5Vに過ぎず、第8a図および第8
b図に示すように、電圧すなわち電界強度で58%の低
減が得られる。
“’ 1 ” iなわち(1)電圧が4−10、そして
蓄積される論理” o ”づなわちv(0)の電圧がO
■とすると、この場合、従来のセルでの蓄積キャパシタ
の酸化物における最大電圧は、論理” o ”が蓄積さ
れたときは12Vである。本発明のセルにあける愚人電
圧は、論理“1′″または論理” o ”のいずれが蓄
積されたとしても、5Vに過ぎず、第8a図および第8
b図に示すように、電圧すなわち電界強度で58%の低
減が得られる。
ただしΔV1は、蓄積されたデータが論理” 1 ”の
とき、蓄積キャパシタの酸化物両端における電圧、また
△voは蓄積されたデータが論理゛O″″のときの電圧
である。
とき、蓄積キャパシタの酸化物両端における電圧、また
△voは蓄積されたデータが論理゛O″″のときの電圧
である。
セルの司法を小さくすることが最も重要なときは、本発
明のセルによって電界強度の低減が得られ、セル面積を
低減することが可“能である。これは同一の電界強度を
保持しながら、酸化物の厚さを58%(前記の実施例に
対して)も低減することかできるためである。このこと
は、単位面積当1 ’) coiisa“58%
$°゛1 t tc 4i W I−1“パ′タ領域が
同一の蓄積容量および電界強度に対して58%小さくな
るかを意味づる。−例として、単位セル面giを18.
125μTrL2から13.125μ7+12へ低減づ
ることか可能となる。
明のセルによって電界強度の低減が得られ、セル面積を
低減することが可“能である。これは同一の電界強度を
保持しながら、酸化物の厚さを58%(前記の実施例に
対して)も低減することかできるためである。このこと
は、単位面積当1 ’) coiisa“58%
$°゛1 t tc 4i W I−1“パ′タ領域が
同一の蓄積容量および電界強度に対して58%小さくな
るかを意味づる。−例として、単位セル面giを18.
125μTrL2から13.125μ7+12へ低減づ
ることか可能となる。
前記の実施例において、電圧V x +;i便官上官1
電圧vccしいどした。しかし、1ブレジヨン・スレシ
ョルドが最大電荷蓄積能力を実yAするために、イオン
打ち込みによって適当に調整される限り、電圧■Xは電
1f−Vssづなわら電ff0Vから電圧Vddまでの
任意のレベルに設定することができる。
電圧vccしいどした。しかし、1ブレジヨン・スレシ
ョルドが最大電荷蓄積能力を実yAするために、イオン
打ち込みによって適当に調整される限り、電圧■Xは電
1f−Vssづなわら電ff0Vから電圧Vddまでの
任意のレベルに設定することができる。
通常のダイブミックRAMの適用において、電源電圧V
CCは低電力スタンドバイ・モード動作中オフにされる
ことが望ましい。この要件をWAまため、電圧Vxは、
第9図に示すように、メモリ・アレイとして用いられる
同一チップ内のMO3回路で電圧Vddから発生させる
ことができる。
CCは低電力スタンドバイ・モード動作中オフにされる
ことが望ましい。この要件をWAまため、電圧Vxは、
第9図に示すように、メモリ・アレイとして用いられる
同一チップ内のMO3回路で電圧Vddから発生させる
ことができる。
この回路は、メタル・マスク切換器によっていくつかの
電圧VXに対してプログラムすることが可能テアリ、電
[Vdd、Vcc、■SSおよびVddから発生された
電圧Vxを含むいくつかの可能な電圧から一つを選択す
ることができる。電圧Vddから発生された電圧Vxは
、電源線で偶発的に発生するかも知れない高いトランジ
ェント電圧をキャパシタの誘電体から絶縁させる点でも
右利である。また電圧スパイクはキャパシタの誘電体を
破壊して記憶装置を破壊することになろう。
電圧VXに対してプログラムすることが可能テアリ、電
[Vdd、Vcc、■SSおよびVddから発生された
電圧Vxを含むいくつかの可能な電圧から一つを選択す
ることができる。電圧Vddから発生された電圧Vxは
、電源線で偶発的に発生するかも知れない高いトランジ
ェント電圧をキャパシタの誘電体から絶縁させる点でも
右利である。また電圧スパイクはキャパシタの誘電体を
破壊して記憶装置を破壊することになろう。
本発明は特定の実施例を参照して説明されたが、この説
明は限定的な意味で解釈されるべきでない。
明は限定的な意味で解釈されるべきでない。
当業者においては、本発明の他の実施例と同じく、開示
された実施例の種々の変更は、本発明の説明を参照づる
ことによって明らかとなるであろう。
された実施例の種々の変更は、本発明の説明を参照づる
ことによって明らかとなるであろう。
従って特許請求の範囲は本発明の真の範囲に含まれるこ
のような全ての変更または実施例を包含するものである
。
のような全ての変更または実施例を包含するものである
。
(効果)
メモリセルは電荷保持特性の良いことが望まれるのでリ
ーク電流は少ないほどよい。イオン注入による比較的低
濃度の下部電極は高濃度領域の場合より電荷保持特性が
良い。又、イオン注入はそのような低濃度領域を高精度
に形成するのに拡散よりも有利である。
ーク電流は少ないほどよい。イオン注入による比較的低
濃度の下部電極は高濃度領域の場合より電荷保持特性が
良い。又、イオン注入はそのような低濃度領域を高精度
に形成するのに拡散よりも有利である。
第1図は本発明に従って製造された二つのRAMゼルセ
ルづ半導体ヂツゾの非常に狭い領域を大きく拡大した平
面図、第2図は第1図に示すセルの電気的概要図、第3
a図、第3b図、第3C図および第3d図は第1図にお
いてそれぞれ線a−a、b−b、c−cおよびd−dに
沿って切断された第1図の半導体装置の断面図、第4a
図から第4q図は第1図のセルの線a−aに沿って切断
された製造におtプる種々の段階における断面図、第5
図は本発明の他の実施例によるメモリ・セルを示し、半
導体チップの非常に小さな部分を大きく拡大した平面図
、第6a図および第6b図は第5図においてそれぞれ線
a −a a3よびb−bに沿って切断された第5図の
セル部分における断面図、第7図は第5図のメモリ・セ
ルの電気的概要図、第8a図および第8b図は本発明の
メモリ・セルでなく、従来のメモリ・セルにおける各種
動作条件に対ターる電圧のグラフ図、第9図は本発明の
セルにおけるオン・チップ電源の電気回路図である。 10・・・MOSアクレス・トランジスタ、11・・・
キャパシタ、12・・・センス線、13・・・行選択線
、14・・・N+拡散領域、15.20・・・多結晶シ
リコン層、16・・・ドレイン、17・・・打ち込み領
域、18.19.21.22.31.48.49・・・
シリコン酸化物面、23・・・コンタクト領域、30・
・・基板、32・・・窒化シリコン層、33.38・・
・フォトレジスト膜、34・・・フォトレジスト領域、
35.37・・・P+領域、36.51・・・フィール
ド酸化物領域、39.52・・・領域、40・・・MO
S トランジスタ、41・・・蓄積キャパシタ、42・
・・ビット線、43・・・ワード線、44・・・ソース
、45・・・ゲート、46・・・ドレイン領域、47・
・・イオン打ち込み領域、50・・・ストリップ(Vd
線)、53・・・酸化膜、54・・・コンタクト。
ルづ半導体ヂツゾの非常に狭い領域を大きく拡大した平
面図、第2図は第1図に示すセルの電気的概要図、第3
a図、第3b図、第3C図および第3d図は第1図にお
いてそれぞれ線a−a、b−b、c−cおよびd−dに
沿って切断された第1図の半導体装置の断面図、第4a
図から第4q図は第1図のセルの線a−aに沿って切断
された製造におtプる種々の段階における断面図、第5
図は本発明の他の実施例によるメモリ・セルを示し、半
導体チップの非常に小さな部分を大きく拡大した平面図
、第6a図および第6b図は第5図においてそれぞれ線
a −a a3よびb−bに沿って切断された第5図の
セル部分における断面図、第7図は第5図のメモリ・セ
ルの電気的概要図、第8a図および第8b図は本発明の
メモリ・セルでなく、従来のメモリ・セルにおける各種
動作条件に対ターる電圧のグラフ図、第9図は本発明の
セルにおけるオン・チップ電源の電気回路図である。 10・・・MOSアクレス・トランジスタ、11・・・
キャパシタ、12・・・センス線、13・・・行選択線
、14・・・N+拡散領域、15.20・・・多結晶シ
リコン層、16・・・ドレイン、17・・・打ち込み領
域、18.19.21.22.31.48.49・・・
シリコン酸化物面、23・・・コンタクト領域、30・
・・基板、32・・・窒化シリコン層、33.38・・
・フォトレジスト膜、34・・・フォトレジスト領域、
35.37・・・P+領域、36.51・・・フィール
ド酸化物領域、39.52・・・領域、40・・・MO
S トランジスタ、41・・・蓄積キャパシタ、42・
・・ビット線、43・・・ワード線、44・・・ソース
、45・・・ゲート、46・・・ドレイン領域、47・
・・イオン打ち込み領域、50・・・ストリップ(Vd
線)、53・・・酸化膜、54・・・コンタクト。
Claims (1)
- 第1導電形の半導体基板表面のチャンネル領域と該チャ
ンネル領域の上方に絶縁層を介して位置するゲートと前
記チャンネル領域の一端側の前記半導体基板に形成され
た第2導電形領域とを有するアクセストランジスタと、
前記チャンネル領域の他端側の前記半導体基板表面の下
部電極領域と該下部電極領域の上方の絶縁層と該絶縁層
の上方の上部電極とを有する蓄積キャパシタとを備え、
ある1つのレベルおよびこの1つのレベルと異なる電圧
の他のレベルの少なくとも2つのレベルで前記アクセス
トランジスタの前記第2導電形領域に論理信号を供給す
るメモリセルにおいて;前記下部電極領域に第2導電形
の不純物をイオン注入して該下部電極領域を前記アクセ
ストランジスタの前記第2導電形領域よりも低い程度の
濃度の第2導電形とすることを特徴とするメモリセル。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US05/722,841 US4240092A (en) | 1976-09-13 | 1976-09-13 | Random access memory cell with different capacitor and transistor oxide thickness |
US722841 | 1976-09-13 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6150361A true JPS6150361A (ja) | 1986-03-12 |
Family
ID=24903624
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52109753A Expired JPS6050065B2 (ja) | 1976-09-13 | 1977-09-12 | メモリセル |
JP60140091A Pending JPS6150361A (ja) | 1976-09-13 | 1985-06-26 | メモリセル |
JP61278513A Granted JPS62162354A (ja) | 1976-09-13 | 1986-11-21 | 半導体装置 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52109753A Expired JPS6050065B2 (ja) | 1976-09-13 | 1977-09-12 | メモリセル |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61278513A Granted JPS62162354A (ja) | 1976-09-13 | 1986-11-21 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4240092A (ja) |
JP (3) | JPS6050065B2 (ja) |
DE (1) | DE2741152A1 (ja) |
FR (1) | FR2364541A1 (ja) |
Families Citing this family (59)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH0351314B2 (ja) | 1991-08-06 |
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