JPH021988A - 電気的にプログラム可能なメモリ・セル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、集積回路の製造分野に関する。更に詳しくは
、本発明は、電気的にプロゲラ、ム可能な読み出し専用
メモリ及びそれらの製造の分野に関する。゛ （従来技術） 集積回路の製造の１つの目標は、最大の集積密度を有す
る回路を作ることである。更に簡単に言えば、この目標
は、より小さな回路表面の領域により大きな回路能力を
与えることである。この目標はＥＰＲＯＭの製造にも及
ぶ。Ｅ　Ｐ　ＲＯＭは、格納されたデータを消去するこ
とが可能であり、その代わりに新しいデータか書き込ま
れる読み出し専用メモリ・デバイスである。広く使用さ
れているタイプのＥＰＲＯＭは、浮遊ゲート電界効果ト
ランジスタのタイプである。

第１図は、浮遊ゲート電界効果トランジスタを使用する
ＥＰＲＯＭの部分概略図を示す。メモリ・セル２６−１
−１ないし２６−２−４は、浮遊ゲート電界効果トラン
ジスタである。行デコーダ２８は、行アドレス入力リー
ド線２１に与えられる信号及び読み出し／書き込み指示
装置２３からの信号に応答して、出力信号を行ライン２
４−１及び２４−２に与える。列デコーダ２９は、列ア
ドレス入力リード線２２に与えられる信号及び読み出し
／書き込み指示装置２３からの信号に応答して、出力信
号を列ライン２５−１ないし２５５に与える。メモリ出
力信号は出力リード線２７に与えられる。例えば、メモ
リ・セル２６−１ｌに格納されるデータ・ビットは、行
ライン２４１に高電圧出力信号を与え、他の全ての行ラ
インに低電圧出力信号を与えることによって読み出され
る。列デコーダ２９は、そこで列ライン２５Ｉ及び２５
−２を介してメモリ・セル２６−１１のインピーダンス
を検出する。若しメモリ・セル２６−　］−１の浮遊ゲ
ートが過剰電子を含んでいれば、これらの過剰電子の負
の電荷はメモリ・セル２６−１−１のしきい電圧を高め
、その結果行ライン２４−１に与えられる電圧は、メモ
リ・セル２６−１−１のチャンネルを導通させるのに不
十分である。従って、列デコーダ２９は、高いインピー
ダンスを検出し、出力リート線２７に適当な信号を与え
る。若しメモリ・セル２６−１−１の浮遊ゲートに過剰
電子が溜まっていなければ、行ライン２４−１に供給さ
れる電圧メモリ・セル２６−１−１を導通させるのに十
分である。従って、列デコーダ２９は低いインピーダン
スを検出し、出力リード線２７に適当な信号を与える。

ＥＰＲＯＭ２０は、従って選択されたメモリ・セルの浮
遊ゲートを負に荷電することによってプログラムされる
。これは、メモリ・セルの浮遊ゲートと基板の間の絶縁
層を介して電子を注入することによって行われる。本発
明を理解するに際して特に重要な１つの事実は、この注
入と浮遊ゲート電界効果トランジスタの浮遊ゲートから
チャンネルまでの電界との間の関係である。浮遊ゲート
電界効果トランジスタの浮遊ゲートとチャンネルの間の
フィールドが大きければ大きいほど、注入すなわち放電
電流は大きいが、これは電界の極性によって決まる。

浮遊ゲート電界効果トランジスタ・メモリを有するＥ　
Ｐ　ＲＯＭを製造する従来技術の方法の１つは、１９８
３年２月１５日に交付され、本発明の譲受人に譲渡され
た［高密度半導体等を製造する方法（〜！ｅｔｈｏｄ　
ｏｆ　Ｍａｋｉｎｇ　Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｓｅ
ｍ１ｃｏｎｄｕｃｔｏｒ　ｏｒ　ｔｈｅ　Ｌｉｋｅ）」
　と称するマツフェルロイ（Ｍｅ　Ｅｌｒｏｙ）の米国
特許第４．．３７３．２４８号に説明されている。この
特許の第　８Ａ−８Ｆ図に示されているように、浮遊ゲ
ートは、浮遊ゲート電界効果トランジスタ・メモリ・セ
ルのチャンネル領域のパターンを形成し、これの境界を
決定する。マツフェルロイのＥＰＲＯＭセルは、電荷を
絶縁体を介して効率的にチャンネルから浮遊ゲートに移
転するため、制御ゲート（行ライン）に約１８〜ｒ（３
５０オングストロームの厚さを有する二酸化シリコンの
基板絶縁体及び２５０オングストロームの窒化シリコン
及び　２５０オングストロームの二酸化シリコンによっ
て構成される多結晶間絶縁体に対する浮遊ゲートに対し
）の電圧レベルを必要とすることが、実験による証拠で
示されている。この電圧によって、マツフェルロイのＥ
ＰＲＯＭセルの寸法を小さくできる範囲が限定されるが
、これは、ＥＰＲＯＭ内における絶縁、破壊電流と望ま
しくない電界効果を避けるため、電圧レベルが活性エレ
メント間に一定の空間を必要とするためである。従って
、最少の電圧レベルでプログラムすることのできる　Ｅ
ＰＲＯＭセルを提供することは、望ましいことである。

更に、少なくとも列ライン２５（第１図参照）の一部を
形成する従来の埋設拡散層は、平方当たり約３０Ωの抵
抗を示す場合がある。この抵抗の大きさは一般的に高す
ぎ、埋設拡散のみでは列ラインとして動作することがで
きない。従って、メモリ・アレイは、この抵抗を引き下
げるため、船釣に埋設拡散層に平行し、これと重なる金
属ストラップ線を有している。埋設拡散層と金属ストラ
ップ線の間の接触は、あらかじめ決められた数のメモリ
・セルの各々に対して行われる。その結果、列ラインは
、埋設拡散ラインと電気的に平行している金属ストラッ
プ線を有し、列ラインの全体のインピーダンスは、埋設
拡散線のみを使用することによって達成可能なインピー
ダンスと比較して、大巾に減少する。

しかし、半導体基板の領域、金属ストラップ線と埋設拡
散線の間に接触を与えるために役立てられなければなら
ない。この接触領域は、もしその接触領域の一部がその
代わりにメモリ・セルに使用されるならば、達成される
であろう密度よりもメモリ・アレイ・セルの密度を引き
下げる。従って、埋設拡散線と金属ストラップ線の間に
より少ない接点しか必要としないＥＰＲＯＭセルを提供
することが望ましい。

（発明の概要） 従って、本発明の利点は、高容量結合がメモリ・セル・
トランジスタの浮遊ゲートと制御ゲートの間に設けられ
ることである。高容量結合によってプログラム中により
低い電圧を使用することが可能となり、その結果活性エ
レメント間の空間が減少する。

本発明の他の利点は、ケイ化物層が埋設列ラインに形成
されることである。その結果、埋設列ラインの抵抗は減
少し、埋設列ライン及び金属ストラップ線の間で必要な
接点はより少なくなる。更に、抵抗が減少することによ
って、Ｅ　Ｐ　ＲＯＭの読み出し動作と関連する全体の
ＲＣ時間定数が削減される。

本発明の上記及びその他の利点は、小さい電圧レベルを
使用して荷電できる独創的な浮遊ゲート・メモリ・セル
を有するＥＰＲＯＭによって達成される。このメモリ・
セルは、メモリ・セルの埋設ソース及びドレンとフィー
ルド酸化物領域の境界を定めるためのマスクを使用する
ことによって製造される。浮遊ゲート電界トランジスタ
・メモリ・セルに対して浮遊ゲートが作られ、これはチ
ャンネル領域の境界を越えて延びている。この延びた浮
遊ゲートによって、ゲート及びワード線と浮遊ゲートの
間に別の容量結合が与えられ、一方、浮遊ゲート電界効
果トランジスタ・メモリ・セルの浮遊ゲートとチャンネ
ルの間には、実質的に同一の容量結合を保持している。

この構成によって、浮遊ゲート電界効果メモリ・トラン
ジスタ・セルのゲート、ソース及びドレンの所定の電圧
レベルに対して、浮遊ゲート電界効果メモリ・トランジ
スタ・セルの浮遊ゲートとチャンネルの間により大きな
電界が設けられる。従って、データをＥＰＲＯＭセルに
書き込むのにより低い電圧レベルが使用できる。

（実施例） 第２八図ないし第２Ｇ図は、本発明の１実施例によるＥ
ＰＲＯＭの製造工程のステップを示す概略側面図である
。この実施例の工程は、第２Ａ図に示されるように、Ｐ
゛基［ｌａ上にＰエピタキシャル層１ｂを形成すること
で開始される。次いで、最初の酸化物層２は、約１０分
間９００℃の蒸気雰囲気中の熱酸化によって約３５０オ
ングストロームの厚さに形成される。次いで、シリコン
窒化層５が、酸化物層２の表面に低圧化学気相成長法（
ＬＰＣＶＤ）によって約１０００オングストロームの厚
さに形成される。二酸化シリコン層２及び窒化シリコン
層５は、そこで公知の技術を使用してパターンに形成さ
れ、エツチングされる。

第２Ａ図に示すその結果得られた構造は、エツチングさ
れた部分を有し、これは−船釣に列ライン２５（第１図
参照）に対応する。

第２Ａ図は、２つの隣接する浮遊ゲート電界効果トラン
ジスタ・メモリ・セルを製造するための最初のステップ
を示す。完成したＥＰＲＯＭは、製造技術及び基板１ａ
の表面積のみによって制約されるいくつかの数のメモリ
・セルを有してもよい。従って、第２八図ないし第２Ｇ
は２個のメモリ・セルの製造を説明しているか、第２Ａ
図ないし第２Ｇ図に示される２個のセルと組み合わせて
、更に多数のメモリ・セルを製造することができ、これ
らのセルは、ページの右と左の両方の端及びページと直
角の面でページ内及びページの外の両方に延びることが
理解できる。

第２Ａ図の構造には、次に約５０キロ電子ボルトのエネ
ルギと約ＩＥ１６イオン／　ｃＭの密度を有するヒ素イ
オン、または約５０キロ電子ボルトのエネルギと約ＩＥ
１５イオン／　ｃｎｒの密度を有するリン・イオンまた
はその両方が注入される。このイオン注入は、そこで約
９００℃の窒素の雰囲気で約１００分間アニーリングさ
れる。フィールド酸化物量領域６のようなフィールド絶
縁体領域は、第２Ｂ図に示すように、約２０分間約８５
０００の蒸気の雰囲気中の熱酸化によって約４．０００
オングストロームの厚さに成長される。Ｎ゛領域７．８
及び９は、イオン注入の行われた領域を示す。従って、
領域７．８及び９は、）♀遊ゲート電界効果トランジス
タ・メモリ・セルのソース及びトレン領域として機能す
る。窒化シリコン層５は、次いで周知の技術を使用して
デグレーズされ、除去されてもよい。

第２の実施例において、スタックは、第２Ｃ図に示すよ
うに、二酸化シリコン層２と窒化シリコン層５の間に形
成された二酸化シリコン層４と多結晶シリコン層３を有
している。このスタックは、フィールド酸化物領域６及
びＮ−“ソース及びドレイン領域７．８及び９（第２Ｂ
参照）のパターンを形成するために使用される。多結晶
シリコン層３は、Ｅ　Ｐ　ＲＯＭに対するフィールド・
プレート周辺絶縁領域（図示せず）を設けるために含ま
れている。若しトレンチまたはフィールド酸化絶縁のよ
うなもっと従来の絶縁方法が使用されるなら、多結晶シ
リコン層３及び二酸化シリコン層４は省略されてもよい
。

第３の実施例において、酸化マスクは完全に省略され、
簡単なフォトレジスト・マスク（図示せず）を使用して
Ｎ〜ソース及びドレン領域７．８及び９のイオン注入の
パターンを形成してもよい。

フォトレジスト・マスクを除去した後、フィールド酸化
物領域は、酸化マスクを使用しないで熱成長される。約
８５０°Ｃの温度でドーピングされたシリコンの酸化速
度の増加によって、酸化成長の速度は、ドーピングしな
いシリコンの成長速度の約８−１０倍に増加する。従っ
て、この酸化ステップの後、厚めのフィールド酸化物領
域６が、Ｎ“ソース及びドレン領域７．８及び９上に存
在し、もっと薄い酸化物がドーピングしない領域に形成
される。この薄い酸化物層は、第２Ｄ図に示され以下で
議論する層３０のようなゲート酸化物に使用されてもよ
い。

フィルド酸化物領域６のようなフィールド絶縁体領域は
実質的にゲート酸化物とは異なった構造であることが、
当業者によって理解される。フィールド絶縁体領域は、
−船釣にその両端の領域を容量的に絶縁しようとする。

その結果、フィールド絶縁体領域に対してＰ“基板上で
使用されている酸化物の厚さは、−船釣に現在製造され
ている半導体装置では８００オングストロームよりも大
きい。一方、トランジスタが正しく動作するためには、
複数のゲート酸化物は、１つのゲート酸化物を介して結
合可能でなければならない。従って、ゲート酸化物の厚
さは、−船釣に現在製造されている半導体装置では８０
０オングストロームよりも小さい。

最初の実施例に戻って、窒化シリコン層５を除去した後
、第２Ｄ図に示す構造が残る。第２Ｄ図の構造に対して
、フィールド酸化物領域６間の〜゛酸化シリコンを除去
するために、公知の技術を使用して二酸化シリコンによ
るエツチングが行われる。次いで、フィールド酸化物領
域６の間にゲート酸化物層３０を設けるため、熱酸化が
１、約９０００Ｃの温度で５％の塩化水素を含む酸素の
雰囲気中で約４５分間行われる。

第２Ｅ図に示すように、多結晶シリコン（ポリ）層１０
が、低圧化学気相成長法を使用して約２、０００オング
ストロームの厚さに蒸着される。

多結晶層１０は、約９５０°Ｃの温度で約１０分間ＰＯ
Ｃ１３を拡散することによってドーピングされる。多結
晶層ｌＯは、そこで第２Ｅ図に示す構造を設けるため、
パターンを形成され、エツチングされる。この点におい
て、多結晶層１０は、第３図に示すように、ストリップ
ｌＯａを設けるために部分的にパターンを形成される。

制御ゲート及びワード線のパターンが下記で説明し第４
図の平面図に示されるステップで形成されると、ストリ
ップｌＯａにパターンが形成され、これは個々の浮遊ゲ
ートになる。

第２Ｅ図の構造で、多結晶層ｌＯは、フィールド酸化物
領域６の縁部を越えて十分に延びている。

この構造は、フィールド酸化物領域の縁部のみに延びて
いる浮遊ゲートを設けているマツフェルロイに示されて
いる従来技術とは異なっている。多結晶領域ＩＯによる
フィールド酸化物領域６の重なりの最大範囲は、隣接す
る多結晶層ＩＯの間で必要な製造上の許容誤差のみによ
って限定される。

最少の場合でも、このような重なりは、実質的にフィー
ルド酸化物領域６にまで延びるという特質を有している
。従って、浮遊ゲートがフィールド酸化物領域上に最少
限度延びたとしても、これはマツフェルロイで教示され
ているように、フィールド酸化物領域に対して自分で位
置合わせを行う浮遊ゲートの拡散によって得られる少量
の重なりの量よりも大きい。このように最少限度延びた
としても、それは、例えば、フィールド酸化物領域の１
０分の１以上の重なりとなる。好適な実施例において、
フィールド酸化物領域６は、幅が約３ミクロンであり、
浮遊ゲートは、約１ミクロンの距離だけ各フィールド絶
縁体領域と重なっている。

側壁の酸化物フィラメント４２は、前のエツチング・ス
テップで露出された多結晶層１０の縁部に形成される。

フィラメント４２は、このような縁部を電気的なリーク
に対してシールし、後で行われる多結晶蒸着ステップに
おいて有害なフィラメントが形成されることを防止する
円滑化を行う。

次に、多結晶層ＩＯは、デグレーズされ、二酸化シリコ
ン層１１が、第２Ｆ図に示されるように、約８００°Ｃ
の温度において、低圧化学気相成長法を使用して約２５
０オングストロームの厚さに蒸着され、多結晶層ＩＯの
上に重なる。次に、窒化シリコン層１２が、約８００℃
の温度で低圧化学気相成長法によって約２５０オングス
トロームの厚さに層１１上に形成される。

例えば、二酸化シリコン層のみの絶縁体に対する非誘電
率を増加させるため、二酸化シリコン層１１と窒化シリ
コン層１２の組合わせが活性ゲート絶縁体に対する浮遊
ゲートとして使用される。

この非誘電率の増加によって、二酸化シリコン絶縁体の
みを使用することによって達成される容量と比較した場
合、浮遊ゲートと活性ゲートの間の容量が増加する。

そこで、窒化シリコン膜１２の表面をシールするため、
この構造に対して、１０００℃の温度の蒸気雰囲気内で
２０分間熱酸化が行われる。次に、多結晶シリコン（ポ
リ）層１３が、低圧化学気相成長法によって約４０００
オングストロームの厚さに蒸着される。多結晶層１３、
窒化シリコン層Ｉ２、二酸化シリコン層１１及び多結晶
層１０には、公知の技術を使用してパターンが形成され
る。

多結晶層１３の残りの部分は、図面の平面に対して平行
に通じる導電体を表す。これらの平行な導電体によって
、ＥＰＲＯＭの行ライン２４−１．２４−２等（第１図
参照）が設けられる。埋設Ｎ−“ソース及びドレン領域
７．８および９は、平行に埋設された導電体であり、こ
れらはページに対して直角に通じている。これらによっ
て、列ライン２５−■、２５−２等（第１図）が設けら
れる。多結晶層ＩＯの残りの部分は、各Ｅ　Ｐ　ＲＯＭ
セルに対する個々の浮遊ゲートを表す。

二酸化シリコン層（図示せず）が、約３０分間約１００
０℃の温度の酸素雰囲気を使用、して多結晶層１３の表
面に成長して約５００オングストロームの厚さになる。

この二酸化シリコン層は、多結晶層１０及び１３を高品
質の熱酸化物で保護する。第２Ｇ図に示されるように、
リフィル二酸化シリコン層１４を形成するため、ドーピ
ングされていない別の二酸化シリコン層がこの二酸化シ
リコン層の上に形成されてもよく、またこれがテトラ・
エチル・オーツ・ケイ酸塩（ＴＥ０１）の低圧化学気相
成長法によって別に形成されてもよい。

次に、燐をドーピングした、またはボロンと燐をドーピ
ングした層、即ち二酸化シリコン層１５が大気圧化学気
相成長法によって約１００００オングストロームの厚さ
に蒸着される。リフィル二酸化層によって、ドーピング
されていない二酸化シリコン層が設けられるが、これは
二酸化シリコン層１５内の燐をＥＰＲＯＭのドーピング
活性層から保護する。次に、アルミ層が二酸化シリコン
層１５の表面に約１００００オングストロームの厚さに
スパッタされる。このアルミ層には、次いでアルミの列
リード線■６．１７および１８を設けるために公知の技
術を使用してパターンか形成され、エツチングが行われ
る。列リード線１６．１７および１８は、第２Ｇ図に示
すように、埋設されたＮ”ソース及びドレーン領域７．
８及び９のように、各々の埋設されたＮ”拡散層に対し
て平行に形成されている。そこで、集積回路全体は、大
気圧化学気相成長法を使用して、約１００００オングス
トロームの厚さに蒸着された燐をドーピングされた二酸
化シリコン（図示せず）の保護用オーバーコートによっ
てシールされる。この保護用の二酸化層は、次いでエツ
チングされ、集積回路用の接点か設けられる。

第４図は、本発明の教示に従って形成されたＥＰＲＯＭ
の一部の平面図である。接点１９．２０および２１は、
金属領域１６．１７及び１８の間で、Ｎ”ソースおよび
ドレーン領域７．８．９に対してそれぞれ接触を行わせ
る開口部である。

埋設されたソースおよびドレーン領域７．８および９は
、それらの抵抗が一般的に約３０Ω／平方のように高い
ため、Ｅ　Ｐ　ＲＯＭの列リード線に対する唯一の導電
体として使用することはできないが、もし特定の導電性
領域が以下で議論するように含まれているならば、この
抵抗はもっと低くなる可能性がある。導電性領域が使用
されていると否とにかかわらす、例えば、Ｎ〜ソースお
よびドレーン領域８と組合わせて金属領域１７によって
形成された列リード線の抵抗全体を引下げるために、金
属領域１６．１７および１８は、それぞれＮ＋“ソース
およびドレーン領域７．８および９と周期的に接触する
。第２Ａ図および第２Ｇ図に示す側面図の領域は、第４
図に示す切断点ＡＡで切断して得られたものである。下
記で説明する導電性領域が含まれている場合には、必要
とされるこのような接点の数はより少ないことが理解さ
れるであろう。

本発明の教示に従って製造された浮遊ゲート電界トラン
ジスター・メモリ・セルは、浮遊ゲートｌＯとエピタキ
シャル層ｔｂの間よりも多結晶シリコン領域１３および
浮遊ゲートｌＯの間において、はるかに多くの容量結合
を与える。この構造は、２個の直列のコンデンサによっ
て電気的に形成されることができる。コンデンサ両端の
電圧は、下記の等式によって与えられる。

Ｖ＝Ｑ／Ｃ（１） ここで、■はコンデンサ両端の電圧に等しく、Ｑはコン
デンサの電荷に等しく、Ｃはコンデンサの容量に等しい
。直列に結合されたコンデンサにおいて、Ｑは全てのコ
ンデンサに対して等しい。

直列に結合された２つのコンデンサ両端の合計電圧の比
率は、下記の等式から得られる。

ｖｌ、／Ｖｔ＝（Ｑ／Ｃｔ）／（Ｑ／Ｃ１＋Ｑ／Ｃ２）
　　　（２）ここで、Ｖｌはコンデンサｌの両端の電圧
であり、Ｖ［は２つのコンデンサ両端の合計電圧に等し
く、Ｃ１は第１コンデンサの容量であり、Ｃ２には第２
コンデンサの容量である。この等式を解くことによって Ｖ　１／Ｖｔ＝Ｃ２／Ｃｌ＋ｃ２） が得らる。従って、１つのコンデンサ両端の所定の合計
電圧に対する電圧低下は、池のコンデンサの容量を増加
させることによって、増加、させることができる。多結
晶シリコン・ゲート１３および浮遊ゲートｌＯの間の容
量を増加させることによって、多結晶シリコン領域／浮
遊ゲートＩＯおよびエピタキシャル層１ｂの間の電圧は
、エピタキシャル層１ｂ及び多結晶シリコン層１３の間
の所定の電圧に対して増加される。実嗅によって得られ
た証拠によれば、本発明の教示に従って製造された浮遊
ゲート電界効果トランジスタ・メモリ・セルは、マツフ
ェルロイで説明されているセルの場合に必要とされるよ
りも約り０％少ない書込み電圧レベルを必要とすること
が示されている。これによって、ＥＰＲＯＭセル及びそ
れらの駆動回路のサイズが削減されることが可能になる
。

上に説明したように、本発明は、Ｎ“領域７．８および
９に直接型なっている導電性領域を使用した実施例を更
に考えている。これらの導電性領域は、Ｎ−領域７．８
及び９のシート抵抗を低下させる。第５八図ないし第５
Ｆ図は、埋設ケイ化物層によって構成されるこれらの導
電性領域を形成するために、好適な実施例が利用する手
順を示している。第５八図ないし第５Ｆ図に示す工程を
、第２Ｄ図に示す構造で始まる上に説明した工程に挿入
することができる。従って、第５Ａ図ないし第５Ｆ図に
示される工程を、埋設ケイ化物層を形成するために、第
２Ｅ図と組合わせて上で説明した工程の代わりに利用す
ることができる。

従って、第５Ａ図は、その上にフォトレジスト・マスク
を追加して有する第２Ｄ図の構造を示す。

特に、フォトレジスト・マスクはソリッド部３２ａ、及
びギャップ３２ｂを有する。ギャップ３２ｂは、フィー
ルド酸化物領域６の中央部と重なり、ソリッド部３２ａ
は、薄い酸化物領域３０及びフィールド領域６と薄い酸
化物領域３０の間の境界近くに存在するフィールド酸化
物領域６に重なっている。好適な実施例において、フィ
ールド酸化物６は、約３ミクロンの幅である。更に、ギ
ャップ３２ｂは、約２ミクロンの幅であり、厚い酸化物
６に重なってその中央に位置し、その結果ギャップ３２
ｂの中心は、フィールド酸化物領域６と実質的に重なっ
ている。

次に、フィールド酸化物領域６は、開口部３２ｂによっ
て境界を定められた領域において非等方的にエツチング
されている。このエツチングによって、拡散領域７．８
．９が露出される迄フィールド酸化物領域６が除去され
る。第５Ｂ図は、このエツチングの結果形成された溝３
３を示す。好適な実施例において、フィールド酸化物領
域６は、約４０００オングストロームの厚さを示してい
る。

従って、このエツチングのステップによって、熱成長さ
れた酸化物が約４０００オングストローム除去される。

次にフォトレジスト・マスク３２ａ−３２ｂが除去され
、チタン、タングステン、モリブテン、タンタル、ハフ
ニュム、バナジウム等の耐熱性金属の層がスパッタされ
、構造の表面を覆う。この好適な実施例は、約ｔｏｏｏ
オングストロームの厚さになるまで１５０℃でチタンを
加える。その結果得られる構造は、第５Ｂ図に示されて
いる。

第５Ｃ図を参照して、約６７５℃の窒素雰囲気か、金属
ケイ化物３６を形成するために約３０分使用される。ケ
イ化物３６は、耐熱性金属３４（第５ｂ図参照）がシリ
コンといずれの部分で接触しようと形成される。従って
、ケイ化物３６は、溝３３内に形成され、Ｎ“領域７．
８及び９を覆う。好適な実施例に於いて、１０００オン
グストロームの厚さの耐熱性金属３４が、Ｎ″“拡散領
域７．８及び９からの約１０００オングストロームのシ
リコンと結合する。従って、その結果得られるケイ化物
３６は、約２０００オングストロームの厚さである。好
適な実施例において、埋設拡散領域７．８及び９は、ケ
イ化物３６の形成前は各々約５０００オングストローム
の厚さである。従って、Ｎ−“領域７．８及び９は、今
ではケイ化物３６の下に位置して約４０００オングスト
ロームの厚さを示している。

ケイ化物３６の形成後、アニーリングのステップが、約
８００℃で約３０分間行われる。そこで、耐熱性金属３
４の非反応部分（第５Ｂ図参＠）が酸化物領域６及び３
０から除去される。第５Ｃ図に示す構造がその結果であ
る。

第５Ｄ図を参照して、工程は次に上に説明したＴＥＯ８
酸化物のような共形の酸化物コーディング３８を蒸着し
、これを構造の全表面に約５０００オングストロームの
深さに重ねる。５０００オングストロームの厚さの共形
酸化物３８は、溝３８を埋める。共形酸化物層を加えた
後、構造に重なる平らな面を設けるため、当業者に公知
の方法で、ガラス層４０が紡糸状に形成される。第５Ｄ
図は、ガラス層４０の形成後、結果として得られる構造
を示している。

第５Ｅ図を参照して、次に構造の表面から不必要な酸化
物を除去し、Ｐシリコン層１　ｂ　Ｚ　露出するために
、エツチング・バックのステップが行われる。このエツ
チング・ステップで使用されるエツチング用の薬品によ
って、ガラス層４０、蒸着酸化物層３８及びフィールド
酸化物層６が客同じ速度で除去される。しかし、当業者
に知られている従来のエツチング用の薬品は、熱成長さ
れた酸化物層６を好ましくない結果を生じることなく、
ガラス層４０及び蒸着酸化物層３８よりも若干遅い速度
でエツチングする可能性がある。それにも拘らず、酸化
物層６及び酸化物°層３８の結果として得られたエツチ
ング層は、基板層ｔｂの表面と客間様の平坦度である。

このエツチング・バックのステップの結果得られた構造
は、第５Ｅ図に示されている。フィールド絶縁体領域の
製造は今や完成した。これらのフィールド絶縁体領域の
各々は、熱成長フィールド酸化物６及び蒸着酸化物３８
の両方を有している。

このフィールド絶縁体領域は、約２０００オングストロ
ームに厚さを示している。

第５Ｅ図に示される実施例では、フィールド絶縁体領域
の厚さは、第２Ｅ図に示されるものよりも薄くなってい
るが、このフィールド絶縁体領域の全体としての絶縁機
能は事実上改善されていることが当業者に理解されるだ
ろう。拡散領域７．８．９とこれに重なっている多結晶
層の間の結合゛を特徴づけるＲＣ特定数の抵抗部分は、
ケイ化物３６を含んだため、例えば、１０以上のファク
ターで減少する可能性がある。従って、フィールド絶縁
体領域を狭くすることは２ないし４程度のファクターで
容量を増加させる傾向があるが、１０のファクターで抵
抗を減少することによって、全体のＲＣ時定数を大巾に
減少することができる。

さて第５Ｆ図を参照して、第２Ｅ図と関連して上記の製
法工程と類似の製法工程が示されている。

特に、上述したように、薄い酸化物領域３０が再成長さ
れてゲート酸化物を形成し、多結晶層１０が蒸着されて
薄い酸化物　３０及びフィールド絶縁体領域と重なって
いる。多結晶層ＩＯは、約３０００オングストロームの
厚さに加えられる。次に、多結晶層１０は、約　９５０
℃でＰＯＣ１３を使用してドーピングされ、その結果約
３０Ω／平方のシート抵抗が達成される。次に、上で説
明し第３図に示すように、多結晶層１０にはパターンが
形成され、エツチングが行われる。側壁酸化物フィラメ
ント４２が、そこで多結晶層１０の露出された側壁に成
長される。

好適な実施例において、厚い酸化物６及び蒸着酸化物３
８によって構成されるフィールド絶縁体領域は、約３ミ
クロンの幅である。多結晶層ＩＯは、約１ミクロンだけ
各フィールド絶縁体層と重なっている。従って、多結晶
層ｌＯのストリップの間には１ミクロンのギャップが存
在し、それらはフィールド絶縁体領域の各々の中央に位
置している。

本発明の工程は、そこで実質的に第２Ｆ図ないし第２Ｇ
図と関連して上で議論した通りに継続される。しかし、
当業者は、フィールド絶縁体領域及び多結晶層ｌＯの下
の下部構造が第２Ｆ図ないし第２Ｇ図に示される特定の
構造よりも第５Ｆ図に示される構造に似ていることを認
識するだろう。

従って、トランジスタ・メモリ・セル・アレイは埋設拡
散層のシート抵抗を小さ（するように作られることがで
きる。埋設拡散層７．８及び９のみの一般的な抵抗は、
約３０Ω／平方である。上で議論した工程に従って作ら
れるケイ化物３６の一般的なシート抵抗は、約３Ω／平
方である。ケイ化物３６と拡散層７．８及び９の組み合
わせによって、相互に並列の２つの導電体と電、気的に
等価である構造が形成される。その結果、ケイ化物３６
と埋設拡散層７．８及び９の組み合わされた抵抗は、３
Ω／平方よりも若干小さい。約１０分の１程度の抵抗の
減少が、ケイ化物３６を付加することによって達成され
る。

要約すると、本発明は、小さい電圧を使用してＥＰＲＯ
Ｍメモリ・セルをプログラムする方法を提供する。小さ
い電圧を使用することによって、ＥＰＲＯＭの構造上よ
り小さいメモリ・セルを使用することが可能になる。更
に、本発明の１実施例は、Ｅ　Ｐ　ＲＯＭメモリ・アレ
イの列ラインを形成する埋設拡散層のような埋設拡散層
のシート抵抗を減少させる方法を提供する。抵抗が減少
することによって、埋設拡散層とこれと重なる金属層と
の間でより少ない接点を使用することが可能になる。そ
の結果、半導体基板の領域を、このような接点ではなく
、メモリ・セルに使用することが可能になる。

上記の説明は、本発明を示すために種々の実施例を使用
している。しかし、当業者は、これらの実施例において
、本発明の範囲から逸脱することなく変形と変更が行わ
れることを認識するだろう。

例えば、ここに開示されている正確な寸法は、幅広く変
化することが可能である。更に、上で説明したものと若
干異なる工程を使用することによって、ここに説明した
ものと実質的に等価の構造を得ることか可能である。当
業者にとって明らかであるこれら及びその他の変形は、
本発明の範囲内に包含されることが意図されている。

以上の記載に関連して、以下の各項を開示する。

１、　電気的にプログラム可能なメモリ・セルに於いて
、上記のメモリ・セルは、 第１導電型の基板、 上記のメモリ・セルのソースとして機能する上記の基板
中の第２導電型の第１領域、上記の第１領域上に形成さ
れる第１フィールド絶縁体領域、 上記のメモリ・セルのドレンとして機能する上記の基板
中の上記の第２導電型の第２領域、上記の第２領域上に
形成される第２フィールド絶縁体領域、 上記の第１及び第２フィールド絶縁体領域の間の上記の
基板の表面の近傍に形成されると共にこの基板表面から
絶縁され、実質的に上記の第１及び第２フィールド絶縁
体領域の表面に延びる浮遊ゲート、及び 上記の浮遊ゲートの表面に重なり、上記の浮遊ゲートの
表面と隣接し、かつ上記の浮遊ゲートから絶縁されてい
る活性ゲートであって、その結果上記の活性ゲートと上
記の浮遊ゲートの間の容量を増加させる活性ゲートによ
って構成されることを特徴とするメモリ・セル。

２、　上記の第１導電型はＰであり、上記の第２導電型
はＮであることを特徴とする前記項■に記載のメモリ・
セル。

３、　更に上記の第１領域と上記の第１フィールド絶縁
体領域の間に存在する第１導電性領域によって構成され
、その結果上記の第１領域と組み合わされた上記の第１
導電性領域は、上記の第１領域のみによって示される場
合よりも小さいシート抵抗を示すことを特徴とする前記
項ｌに記載のメモリーセル。

４、　更に上記の第２領域と上記の第２フィールド絶縁
体領域の間に存在する第２導電性領域によって構成され
、その結果上記の第２領域と組み合わされた上記の第２
導電性領域は、上記の第２領域のみによって示される場
合よりも小さいシート抵抗を示すことを特徴とする前記
項３に記載のメモリ・セル。

５、　上記の第１導電性領域は、金属ケイ化物であるこ
とを特徴とする前記項３に記載のメモリ・セル。

６、　上記の第１導電性領域は、上記の第１フィールド
絶縁体領域に対して中央に位置していることを特徴とす
る前記項３に記載のメモリ・セル。

７、　上記の第１フィールド絶縁体領域は、上記の基板
の表面と召共通平面である表面を有することを特徴とす
る前記項３に記載のメモリ・セル。

８、　上記の第１フィールド絶縁体領域は予め決められ
た幅を有し、 上記の浮遊ゲートは、少なくともこの予め決められた幅
の約１０分の１の距離だけ上記の第１フィールド絶縁体
領域上に延びていることを特徴とする前記項ｌに記載の
メモリ・セル。

９、　第１導電型の基板に形成された複数のメモリ・セ
ルを有する電気的にプログラム可能なメモリ回路に於い
て、各々のセルは、 上記のメモリ・セルの１つのソースとして機能し、上記
のメモリ回路の列リード線として機能し、第１の隣接す
るメモリ・セルのドレンとして機能する第２導電型の第
１領域、 上記の第１領域上で上記の基板に成形された第１フィー
ルド絶縁体領域、 上記の１つのメモリーセルのドレンとして機能し、上記
のメモリ回路の列リード線として機能し、第２の隣接す
るメモリ・セルのソースとして機能する第２導電型の第
２領域、 上記の第２領域上で上記の基板に成形された第２フィー
ルド絶縁体領域、 上記の第１及び第２フイー“ルド絶縁体領域の間の上記
の基板の表面の近傍に形成されると共にこの表面から絶
縁され、実質的に上記第１及び第２フィールド絶縁体領
域の表面に延びる浮遊ゲート、及び 上記の浮遊ゲートの表面に形成され、上記の浮遊ゲート
に隣接し、上記の浮遊ゲートから絶縁され、上記のメモ
リ回路の行リード線として機能する活性ゲートによって
構成されることを特徴とするとする電気的にプログラム
可能なメモリ回路。

１０、上記の第１領域と上記の第１フィールド絶縁体領
域の間に存在する第１金属ケイ化物領域、及び、 上記の第２領域と上記の第２フィールド絶縁体領域の間
に存在する第２金属ケイ化物領域によって更に構成され
ることを特徴とする前記項９に記載の電気的にプログラ
ム可能なメモリ回路。

１１、上記の第１ケイ化物領域は、上記の第１フィール
ド絶縁体領域に対して中心に位置することを特徴とする
前記項１０に記載の電気的にプログラム可能なメモリ回
路。

１２、上記の第１フィールド絶縁体領域は予め決められ
た幅を示し、 上記の浮遊ゲートは少なくともこの予め決められた幅の
約１０分の１の距離だけ上記の第１フィールド絶縁体領
域上に延びていることを特徴とする前記項９に記載の電
気的にプログラム可能なメモリ回路。

１３８電気的にプログラム可能なメモリ・セルに於いて
、上記のメモリ・セルは、 半導体の表面領域を有する第１導電型の基板、上記の基
板の表面に位置し、上記のメモリ・セルのソースとして
機能し、第１の予め決められた幅を有する第２導電型の
第１領域、上記の基板の表面に位置し、上記のメモリ・
セルのトレンとして機能し、第１の予め決められた幅と
客等しい幅を有する第２導電型の第２領域、 上記の第１の予め決められた幅よりも狭い第２の予め決
められた幅を示し、上記の第１領域と重なりかつ上記の
第１領域と物理的に接触する第１金属ケイ化物領域であ
って、その結果上記の第１ケイ化物領域は上記の第１領
域に対して中央に位置する第１金属ケイ化物領域、第２
の予め決められた幅と客等しい幅を示し、上記の第２領
域と重なりかつ上記の第２領域と物理的に接触する第２
金属ケイ化物領域であって、その結果上記の第２シリ化
物領域は上記の第２領域に対して中央に位置する第２金
属ケイ化物領域、 第１の予め決められた幅と客等しい幅を示し、上記の第
１領域と上記の第１シリ化物領域に重なる第１フィール
ド絶縁体領域、 第１の予め決められた幅と寥等しい幅を示し、上記の第
２領域と上記の第２シリ化物領域に重なる第２フィール
ド絶縁体領域、及び 上記の第１及び第２フィールド絶縁体領域の間の上記の
基板表面の近傍に形成されると共にこの基板表面から絶
縁され、少なくと、も第１の予め決められた幅の約１０
分の１距離だけ上記の第１フィールド絶縁体領域に重な
り、少なくとも第１の予め決められた幅の約１０分の１
距離だけ上記第２フィールド絶縁体領域に重なる浮遊ゲ
ートによって構成されることを特徴とする電気的にプロ
グラム可能なメモリ・セル。

１４、半導体の表面領域を有する第１導電型の基板上に
電気的にプログラム可能なメモリ・セルを形成する方法
において、上記の方法は、上記の基板の表面にマスクを
被せるステップ、上記のマスクによって覆われていない
上記の基板の領域に於いて、上記の基板に第２導電型の
不純物イオンを加えるステップ、 上記のマスクを取り除くステップ、 上記のイオン上にフィールド絶縁体領域を形成するステ
ップ、 上記のフィールド絶縁体領域上で部分的に上記の基板表
面に重なる浮遊ゲートを形成するステップ、 上記の浮遊ゲートの表面にレベル間絶縁体を形成するス
テップ、及び 上記のレベル間絶縁体の表面に活性ゲートを形成するス
テップであって、その結果上記の活性ゲートと上記の浮
遊ゲートの間に容量が存在する活性ゲートを形成するス
テップによって構成されることを特徴とする方法。

１５、更にゲート酸化物を上記のイオンから離れた上記
の基板表面に形成するステップによって構成され、上記
のゲート酸化物を形成するステップは、上記のフィール
ド絶縁体領域を形成するステップと同時に行われること
を特徴とする前記項１４に記載の方法。

１Ｇ、上記の浮遊ゲートを形成するステップは、上記の
浮遊ゲートを少なくとも上記のフィールド絶縁体領域の
幅の１０分の１の距離だけ上記のフィールド絶縁体領域
の各々の上に延ばすステップによって構成されることを
特徴とする前記項１４に記載の方法。

１７、上記の浮遊ゲートを形成するステップの前に、フ
ィールド絶縁体領域の溝を形成するために上記のフィー
ルド絶縁体領域の各々の一部を除去するステップ、及び 上記の溝内の上記の基板表面に導電性領域を形成するス
テップによって更に構成されることを特徴とする前記項
１４に記載の方法。

１８、上記の導電性領域を形成するステップは、耐熱性
金属を上記の溝内の上記の基板表面に加えるステップに
よって構成されることを特徴とする前記項１７に記載の
方法。

１９、上記の溝内の上記の導電性領域に重なる絶縁領域
を形成するステップによって更に構成されることを特徴
とする前記項１７に記載の方法。

２０、上記の浮遊ゲートを形成するステップは、上記の
溝の部分と重ねるように上記の浮遊ゲートを延ばすステ
ップによって構成されることを特徴とする前記項１７に
記載の方法。

２１、本仕様書に開示されているＥＰＲＯＭは、低い電
圧レベルで荷電可能である独創的な浮遊ゲート・メモリ
・セルを有する。メモリ・セルは、メモリ・セルの埋設
ソース（７）、ドレン（８）及びフィールド酸化物（６
）領域の境界を定めるためにマスクを使用することによ
って製造される。マスクを取り除いた後、フィールド酸
化物（６）領域が形成され、かつ浮遊ゲート（１０）が
形成され、これは、浮遊ゲート電界効果トランジスタ・
メモリ・セルに対してチャンネル領域を越えて延る。こ
の延びた浮遊ゲートは、ゲート／ワード線（１３）と浮
遊ゲート（１０）の間の別の容量性結合を与え、一方浮
遊ゲート電界効果トランジスタ・メモリ・セルの浮遊ゲ
ートとチャンネルの間に同一の容量性結合を与る。１つ
の実施例は、埋設ソース及びドレン領域に加えられるケ
イ化物（３４）を開示している。このケイ化物（３４）
は、フィールド酸化物（６）を介して溝を形成し、拡散
領域（７，８）にケイ化物（３４）を形成し、この溝を
酸化物（３８）で埋め、結果として得られる構造を平坦
化することによって製造される。

【図面の簡単な説明】

第１図は、浮遊ゲート電界効果トラン、ジスタを使用し
たＥＰＲＯＭの概略図である。 第２Ａ図ないし第２Ｇ図は、本発明の教示による浮遊ゲ
ート電界効果トランジスタ・メモリ・セルを製造するた
めに必要な工程のステップを示す概略側面図である。 第３図は、第２Ａ図ないし第２Ｇ図で示される工程の中
間ステップの平面図である。 第４図は、本発明の教示に従って製造されるＥＰＲＯＭ
の一部の平面図である。 第５Ａ図ないし第５Ｆ図は、ケイ化埋設列ラインを製造
するために行われる工程のステップを示す側面図である
。 １ａ・・・・・・Ｐ＋基板、ｌｂ・・・・・・Ｐエピタ
キシャル層、３・・・・・・多結晶シリコン層、４・・
・・・・酸化シリコン層、５・・・・・・窒化シリコン
層、６・・・・・・フィールド酸化物領域、７．８．９
・・・・・・ソース及びドレン領域、０・・・・・・多
結晶層。

Claims (1)

1. 【特許請求の範囲】 　電気的にプログラム可能なメモリ・セルに於いて、上
   記のメモリ・セルは、 第１導電型の基板、 上記のメモリ・セルのソースとして機能する上記の基板
   中の第２導電型の第１領域、 上記の第１領域上に形成される第１フィールド絶縁体領
   域、 上記のメモリ・セルのドレンとして機能する上記の基板
   中の上記の第２導電型の第２領域、上記の第２領域上に
   形成される第２フィールド絶縁体領域、 上記の第１及び第２フィールド絶縁体領域の間の上記の
   基板の表面の近傍に形成されると共にこの基板表面から
   絶縁され、実質的に上記の第１及び第２フィールド絶縁
   体領域の表面に延びる浮遊ゲート、及び 上記の浮遊ゲートの表面に重なり、上記の浮遊ゲートの
   表面と隣接し、かつ上記の浮遊ゲートから絶縁されてい
   る活性ゲートであって、その結果上記の活性ゲートと上
   記の浮遊ゲートの間の容量を増加させる活性ゲートによ
   って構成されることを特徴とするメモリ・セル。