JPS5994454A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPS5994454A JPS5994454A JP57203400A JP20340082A JPS5994454A JP S5994454 A JPS5994454 A JP S5994454A JP 57203400 A JP57203400 A JP 57203400A JP 20340082 A JP20340082 A JP 20340082A JP S5994454 A JPS5994454 A JP S5994454A
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Classifications
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
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-
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置およびその製造方法にかかり、と
くに半導体記憶装置に容量部の金属薄膜電極の構造およ
びその形成方法に関するものであるO 従来、半導体基板間面の容量部に付される金属薄膜電極
は、容量部として機能させるために半導体基板とは電気
的に絶縁された構造であるのが普通であった。一方、半
導体記憶装置の微細化が進むにつれ、容量部の電極面積
が小さくなシ、半導体記憶装置として正常に動作させる
ために必要な容量を得るためには%極間絶縁物lの厚さ
を薄くせさるを得なくなった。このため、半導体装置製
造工程中で靜箪気が発生し半導体記憶装置表面に乗った
シ、あるいはイオン注入、プラズマエツチング処理等の
際に半導体記憶装置表面が帯電すると、容量部の1極と
半導体基板間に異常に高い電界が生じ、薄い絶り膜がこ
の高電界に劃え切れず、電極と半導体基板間の絶縁破壊
を生じ歩留1品質の低下をもたらしていた。たとえは半
導体基板を正としてプラズマエツチングを行うと、基板
に正。
くに半導体記憶装置に容量部の金属薄膜電極の構造およ
びその形成方法に関するものであるO 従来、半導体基板間面の容量部に付される金属薄膜電極
は、容量部として機能させるために半導体基板とは電気
的に絶縁された構造であるのが普通であった。一方、半
導体記憶装置の微細化が進むにつれ、容量部の電極面積
が小さくなシ、半導体記憶装置として正常に動作させる
ために必要な容量を得るためには%極間絶縁物lの厚さ
を薄くせさるを得なくなった。このため、半導体装置製
造工程中で靜箪気が発生し半導体記憶装置表面に乗った
シ、あるいはイオン注入、プラズマエツチング処理等の
際に半導体記憶装置表面が帯電すると、容量部の1極と
半導体基板間に異常に高い電界が生じ、薄い絶り膜がこ
の高電界に劃え切れず、電極と半導体基板間の絶縁破壊
を生じ歩留1品質の低下をもたらしていた。たとえは半
導体基板を正としてプラズマエツチングを行うと、基板
に正。
容量部の電極が負に帯電し、とくに絶縁物が300A以
下の薄い場合は、上記欠点があられれて問題となってい
る。
下の薄い場合は、上記欠点があられれて問題となってい
る。
この発明の目的は、半導体装すの微細化が可能でかつ歩
留9品質の低下がないとくに容量部の電極構造を提供す
ることにある。
留9品質の低下がないとくに容量部の電極構造を提供す
ることにある。
本発明の!(mはi進中に帯電電荷によって破壊の恐れ
のある薄い絶縁膜が半導体基板の一主面に設けらn1該
薄い絶縁股上に金属膜もしくは絶縁体膜が設けられた半
導体装置において、該金属膜もしくは絶縁体1換は前記
半導体基板に接続されている半導体装置にある。
のある薄い絶縁膜が半導体基板の一主面に設けらn1該
薄い絶縁股上に金属膜もしくは絶縁体膜が設けられた半
導体装置において、該金属膜もしくは絶縁体1換は前記
半導体基板に接続されている半導体装置にある。
この発明の他の%似は、半導体基板表面に絶縁膜及び金
属薄膜電極をI[に付して形成した容量部を有し、該容
量部に蓄積される電荷の量を情報として機能させる半導
体記憶素子を有する半導体装置において、前記金属薄膜
電極か容量部以外のある領域でコンタクト開孔を介して
半導体基板表面と接触していることである。
属薄膜電極をI[に付して形成した容量部を有し、該容
量部に蓄積される電荷の量を情報として機能させる半導
体記憶素子を有する半導体装置において、前記金属薄膜
電極か容量部以外のある領域でコンタクト開孔を介して
半導体基板表面と接触していることである。
これら、金跣膜、金属薄膜電極は多結晶シリコンで構成
することができる。又、これらは半導体基板の表面に設
けられた該半導体基板とは逆の褥電型の不純物領域に接
続することができる。さらに本発明は薄い絶縁膜が30
0A以下のときにもっともその効果が大きくめられれる
。さらに本発明においては、金属薄原電、極、金属膜は
薄い絶縁膜上の鉋1の多結晶シリコンと、この第1の多
結晶シリコンに接続し前記コンタクト開孔部にて半導体
基板=mと接触する第2の多結晶シリコンとを有するこ
とができる。
することができる。又、これらは半導体基板の表面に設
けられた該半導体基板とは逆の褥電型の不純物領域に接
続することができる。さらに本発明は薄い絶縁膜が30
0A以下のときにもっともその効果が大きくめられれる
。さらに本発明においては、金属薄原電、極、金属膜は
薄い絶縁膜上の鉋1の多結晶シリコンと、この第1の多
結晶シリコンに接続し前記コンタクト開孔部にて半導体
基板=mと接触する第2の多結晶シリコンとを有するこ
とができる。
本発明のさらに別の特徴は、半導体基板上に薄い絶縁股
上に金屑膜もしくは絶縁体膜を形成し、該金属膜もしく
は絶縁体膜をプラズマエツチングにより形状形体する際
に、該金属膜もしくは絶縁体膜を、たとえは前記半導体
基板に接触させておくことによって、固定電位としてお
く半導体装置の製造方法にある。
上に金屑膜もしくは絶縁体膜を形成し、該金属膜もしく
は絶縁体膜をプラズマエツチングにより形状形体する際
に、該金属膜もしくは絶縁体膜を、たとえは前記半導体
基板に接触させておくことによって、固定電位としてお
く半導体装置の製造方法にある。
次にこの発明の実施例につき図面を用いて説明する。第
1図はこの発明の一実旅、例を説明するだめの半導体装
置の記憶素子の容量部の断面図である。この発明の容量
部の金に薄膜電極の構造は、P型の半導体基板1の表面
に厚い絶縁FA(フィールド酸化膜)2で素子分離され
た領域に容量部の電極間絶縁膜として機能する薄い絶縁
11Q3が伺され、さらにその表面にリンドープされた
多結晶シリコン膜の電極4が形成され、この電極4はN
型のリン拡散層5を有する半導体基板1表面とコンタク
ト開孔6を介して接触している。即ち、必要に応みて不
純物拡散層が形成されたP型の半導体基板1の表面に素
子分離のための厚い絶縁膜2を形成し、さらに将来容量
部の電極間絶縁膜ともなる薄い絶縁膜3を一層又は多層
に形成する。しかるのち、所定の7オトレジストパター
ンニング及び選択エツチング工程を経てコンタクト開孔
6を形成する。次に全体に多結晶シリコン膜にリンをす
る。以上の工程によシ金属薄膜電椿4がコンタクト開孔
6を介して半導体基板1と接触しておう、かつ、金属薄
膜電極4に拡散されているリンが半導体基板1へ拡散し
てリン拡散層5がコンタクト開孔部に形成される。金属
薄膜電極4には、さらに絶縁膜7が付され、必要に応じ
て、金属薄膜パターンや絶縁膜等がその上に形成される
。
1図はこの発明の一実旅、例を説明するだめの半導体装
置の記憶素子の容量部の断面図である。この発明の容量
部の金に薄膜電極の構造は、P型の半導体基板1の表面
に厚い絶縁FA(フィールド酸化膜)2で素子分離され
た領域に容量部の電極間絶縁膜として機能する薄い絶縁
11Q3が伺され、さらにその表面にリンドープされた
多結晶シリコン膜の電極4が形成され、この電極4はN
型のリン拡散層5を有する半導体基板1表面とコンタク
ト開孔6を介して接触している。即ち、必要に応みて不
純物拡散層が形成されたP型の半導体基板1の表面に素
子分離のための厚い絶縁膜2を形成し、さらに将来容量
部の電極間絶縁膜ともなる薄い絶縁膜3を一層又は多層
に形成する。しかるのち、所定の7オトレジストパター
ンニング及び選択エツチング工程を経てコンタクト開孔
6を形成する。次に全体に多結晶シリコン膜にリンをす
る。以上の工程によシ金属薄膜電椿4がコンタクト開孔
6を介して半導体基板1と接触しておう、かつ、金属薄
膜電極4に拡散されているリンが半導体基板1へ拡散し
てリン拡散層5がコンタクト開孔部に形成される。金属
薄膜電極4には、さらに絶縁膜7が付され、必要に応じ
て、金属薄膜パターンや絶縁膜等がその上に形成される
。
との実施例によれば、容量部の金属薄膜電極4が形成さ
れてから砂に半導体記憶装置表面に静電気が乗ったシ、
プラズマエッチやイオン注入咎の処理の際に表面が@亀
しても、金属薄膜電極4がリン拡散層5とP型の半導体
基鈑1で形成されるPN接合を通じて半導体基板1と結
合されており、PN接合の順方向には殆ど電位差が生じ
ないし、逆方向にもPN接合の耐圧以上には電位差が生
じない。従って、PN接合の逆方向耐圧が(棒間絶#、
膜3の絶縁耐圧より低くなる条件を迷択すれは、電極4
と半導体基板1の間に異常な電界が生じることなく、電
極間絶縁膜3が絶縁破壊することはない。一方、本実施
例を半導体記憶装慟として動作させる場合は、前記PN
接合に逆方向バイアスがかかるように金属薄膜電極4と
半導体基&1の電圧を選び、かつその電位等がPN接合
の逆方向耐圧を上部わらないように設定すればよい。以
上の内容を実現するためには、コンタクト開孔部の半導
体基板1表面に、適当な鋤の不純物をイオン注入し、P
N接合の耐圧を制御する方法も場合によっては必要とな
る。以上のことよシ、この実施例の42I)造を用いれ
は、半導体記憶ヤ如の容量部の霜、極間絶鵜蜘ケii”
tくすることができ、パターンの微細化が可能となるに
かシか、半導体記慟装置に、製糸における品で1・゛・
1歩留の低下を防止することがでさる0 上述の笑M(4例において、素子分かのための厚い絶縁
膜は、下方にチャンネルストッパーの不純物拡散If:
を含んだものに変更できるし、容量部の負極パターンは
、多くの谷t;−を共辿におおう連続パターンに外5史
できる。又、本実施例では半縛体基物がP型、金jrハ
幻1i9.電極はリント−7の唐金を示したが、各々N
型、ボロンドープの和合でも同様の効果がイ4tられる
。又、この不純物体域5を設けないで接続筋せることも
PI’ Nヒでるる。又、11図の仮想%Bの左側の容
知電棒となるところを汀)1の多h”jabシリコンロ
’12%jcする(たとえは油木1の多結晶シリコンの
上部で接続する)第2の多結晶シリコンをプラズマエツ
チング形状形成してもよい。
れてから砂に半導体記憶装置表面に静電気が乗ったシ、
プラズマエッチやイオン注入咎の処理の際に表面が@亀
しても、金属薄膜電極4がリン拡散層5とP型の半導体
基鈑1で形成されるPN接合を通じて半導体基板1と結
合されており、PN接合の順方向には殆ど電位差が生じ
ないし、逆方向にもPN接合の耐圧以上には電位差が生
じない。従って、PN接合の逆方向耐圧が(棒間絶#、
膜3の絶縁耐圧より低くなる条件を迷択すれは、電極4
と半導体基板1の間に異常な電界が生じることなく、電
極間絶縁膜3が絶縁破壊することはない。一方、本実施
例を半導体記憶装慟として動作させる場合は、前記PN
接合に逆方向バイアスがかかるように金属薄膜電極4と
半導体基&1の電圧を選び、かつその電位等がPN接合
の逆方向耐圧を上部わらないように設定すればよい。以
上の内容を実現するためには、コンタクト開孔部の半導
体基板1表面に、適当な鋤の不純物をイオン注入し、P
N接合の耐圧を制御する方法も場合によっては必要とな
る。以上のことよシ、この実施例の42I)造を用いれ
は、半導体記憶ヤ如の容量部の霜、極間絶鵜蜘ケii”
tくすることができ、パターンの微細化が可能となるに
かシか、半導体記慟装置に、製糸における品で1・゛・
1歩留の低下を防止することがでさる0 上述の笑M(4例において、素子分かのための厚い絶縁
膜は、下方にチャンネルストッパーの不純物拡散If:
を含んだものに変更できるし、容量部の負極パターンは
、多くの谷t;−を共辿におおう連続パターンに外5史
できる。又、本実施例では半縛体基物がP型、金jrハ
幻1i9.電極はリント−7の唐金を示したが、各々N
型、ボロンドープの和合でも同様の効果がイ4tられる
。又、この不純物体域5を設けないで接続筋せることも
PI’ Nヒでるる。又、11図の仮想%Bの左側の容
知電棒となるところを汀)1の多h”jabシリコンロ
’12%jcする(たとえは油木1の多結晶シリコンの
上部で接続する)第2の多結晶シリコンをプラズマエツ
チング形状形成してもよい。
第1図は本発明の一実施例を説明するための半混体記憶
装置の断面図である。 尚、図において、1・・・・・・半導体基板、2・・・
・・・厚い絶縁膜、3・・・・・・電極間絶縁膜、4・
・・・・・金属薄膜電極、5・・・・・・不純物拡散層
、6・・・・・・コンタクト開孔、7・・・・・・絶縁
膜、8・・・・・・仮想線である。
装置の断面図である。 尚、図において、1・・・・・・半導体基板、2・・・
・・・厚い絶縁膜、3・・・・・・電極間絶縁膜、4・
・・・・・金属薄膜電極、5・・・・・・不純物拡散層
、6・・・・・・コンタクト開孔、7・・・・・・絶縁
膜、8・・・・・・仮想線である。
Claims (10)
- (1)製造中に帯電電荷による電界によって破壊の恐れ
のある薄い絶縁膜が半導体基板の一生面に設けられ、該
薄い絶縁膜上に金属膜もしくは絶縁体膜が設けられた半
導体装置において、該金属膜もしくは絶縁体膜は前記半
導体基板に接続されていることケ特徴とする半導体装置
。 - (2)金島膜もしくは絶縁体膜は前記半導体基板の表面
に設けら扛た該半導体基板とは述の導電型の不純物領域
に接続されていることを特徴とする特許請求の範囲第(
1)項記載の半導体装置。 - (3)金属膜は多結晶シリコン膜であることを特徴とす
る特許請求の範囲第(1)項もしくは第(2)項記載の
半導体装置。 - (4)薄い絶、縁膜は300八以下の膜厚であることを
特徴とする特許請求の範囲第(1)項、第(2)項もし
くけ第(3)項記載の半導体装置。 - (5)半導体基板表面に薄い絶縁膜及び金族薄膜電極を
順に付して形成された容量部を有し、該容量部に蓄積さ
れる電荷の量を情報として機能させる半導体記憶素子を
肩する半導体装置において、削記金楓薄膜−極が容量部
以外のある領域でコンタクト開孔を介して半導体基板表
面と接触していることを特徴とする半導体装置。 - (6) 金属v@、膜電極は多結r□シリコンからな
ることを特徴とする特許請求の範囲第(5)現記載の半
導体装置。 - (7)金属薄膜電極は薄い絶縁膜上の第1の多結晶シリ
コンと、該第1の多結晶シリコンに接続し前記コンタク
ト開孔部にて半導体基板表面と接 触する第2の多
結晶シリコンとを有することを特徴とする特許請求の範
囲第(テ)現記載の半導体装置。 - (8)金属薄膜電極は半導体基板の表面に設けられた該
半導体基板とは逆の導電型の不純物領域に接続されてい
ることを特徴とする特許請求の範囲第(5)項、m(6
)項もしくは第(7)項記載の半導体装置。 - (9)半導体基板上に薄い絶縁膜上に金属膜もしくは絶
り体膜を形成し、該金属膜もしくは絶縁体膜をプラズマ
エツチングによシ形状形床する際に、該金ね膜もしくは
絶縁体膜を固定電位に維持しておくことを特徴とする半
導体装置の製造方法。 - (10) 金属膜もしくは絶縁体膜を半導体基板に接
触させて固定電位に維持することを特徴とする特許請求
の範囲第(9)項記載の半導体装置の製造方法0
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57203400A JPS5994454A (ja) | 1982-11-19 | 1982-11-19 | 半導体装置とその製造方法 |
US06/553,944 US4713357A (en) | 1982-11-19 | 1983-11-21 | Method of making a capacitor with reduced dielectric breakdown |
EP83307118A EP0110656B1 (en) | 1982-11-19 | 1983-11-21 | Semiconductor device and method of manufacturing the same |
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