JPH03192595A - メモリセルとメモリ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はメモリセルとそれを用いたメモリ集積回路に関
するものである。

（従来の技術） 従来のメモリ集積回路で用いられていたメモリセルを第
７図に示す。第７図において、９フリツプフロツプ、１
０．１１は読み出しのときフリップフロップ９とそれぞ
れ第一、第二の読み出し用ビット線１４゜１５とを接続
するトランジスタ、１２．１３は書き込みのときフリッ
プフロップ９とそれぞれ第一、第二の書き込み用ビット
線１７．　ｉｓを接続するトランジスタ、１６は読み出
し用ワード線、１７．１８は書き込み用ビット線、１９
は書き込み用ワード線を表わす。図に示すように、メモ
リセルはデータを記憶するフリップフロップ部とデータ
の書き込み及び読み出しを行う際にスイッチとして働く
複数のトランジスタから構成されている。このメモリセ
ルを接続しメモリ集積回路として用いる例を第８図に示
す。第８図において、２０〜２２はフリップフロップ、
２３〜３４はトランジスタ、３５は第一の読み出し用ビ
ット線、３６は第二の読み出し用ビット線、３７〜３９
は読み出し用ワード線、４０は第一の書き込み用ビット
線、４１は第二の書き込み用ビット線、４２〜４４は書
き込み用ワード線を表わす。メモリセルのフリップフロ
ップの例を第９図に示す。第９図において、４５．４６
はデイプリージョン型（Ｄ型）ＦＥＴ、４７．４８はエ
ンハンスメント型（Ｅ型）ＦＥＴ、４９は第一の電源、
５０は第二の電源、５１は第一の出力、５２は第二の出
力を表わす。第１０図は同じくメモリセルのフリップフ
ロップの例を示す。この例では書き込み又は読み出し用
のトランジスタ１２．１３も示しである。第９図、第１
０図以外の図では、トランジスタとしてＤ型ＦＥＴの記
号を用いているが、必ずしもＤ型ＦＥＴである必要はな
い。

（発明が解決しようとする課題） 第８図に示すように各メモリセルのビット線は同一接点
で接続されている。そのためメモリの読み出しの際、メ
モリの内容が反転する可能性がある。これは、メモリセ
ルのデータの読み出しを行う際、トランジスタを介して
接続されているビット線が保持している電荷が７リツプ
フロツプに流入しフリップフロップのデータに影響を与
えるためである。例えば、同じビット線上で直前に読み
出したメモリセルのデータが今回読み出すメモリセルの
データに対し反転信号である場合である。

この場合には、高電位を保持すべきフリップフロップの
出力は、ビット線に電流が流れでるために低下し、逆に
、低電位を保持すべきフリップフロップの出力は、ビッ
ト線から電流が流れ込むために上昇する。第９図に示し
たように、ここで用いられるフリップフロップは出力第
一の出力５１及び第二の出力５２はトランジスタ４７及
び４８のゲート端子にも入力されているため、フリップ
フロップは不安定な状態に陥ることがある。そして、複
数のワード線が選択されているような最悪の場合には、
データの反転を生じることもあることが知られている。

また、従来の構成では、各メモリセルに対し読み出し用
に２本のビット線が必要であった。これは、メモリセル
のレイアウト設計上の制限となっており、且つ、セル面
積の増大を招いていた。

本発明の目的はメモリの内容が反転することがなく、し
かもセル面積も小さいメモリセル及びそれを用いたメモ
リ集積回路を提供することである。

（課題を解決するための手段） 本発明のメモリセルは、フリップフロップと、当該フリ
ップフロップの第一の出力をゲート端子に接続した第一
の電界効果トランジスタと、読み出し用ワード線をゲー
ト端子に接続した第二の電界効果トランジスタを有し、
第一のトランジスタのドレイン端子と第二のトランジス
タのソース端子を接続し、第一のトランジスタのソース
端子を第二の出力とし、第二トランジスタのドレイン端
子を第一の出力とすることを特徴とする。また本発明の
メモリ集積回路はこのメモリセルを用い、このメモリセ
ルの第一の出力を第二の電源に接続し、このメモリセル
の第二の出力を抵抗に接続し、この抵抗の他端を第一の
電源に接続する、或は、前記メモリセルの第二の出力を
第二の電源に接続し、前記メモリセルの第一の出力を抵
抗に接続し、この抵抗の他端を第一の電源に接続するこ
とを特徴とする。

（実施例） 図を用いて説明する。第１図は本発明のメモリセルの実
施例を示す。第１図において、１はフリップフロップ、
２はフリップフロップの第一の出力、３はフリップフロ
ップの第二の出力、４は第一の電界効果トランジスタ（
ＧａＡｓＭＥＳＦＥＴ）、５は第２の電界効果トランジ
スタ（ＧａＡｓＭＥＳＦＥＴ）、６はメモリセルの第一
の出力、７はメモリセルの第二の出力、８は読み出し用
ワード線を表わす。書き込みに関しては本実施例は第１
０図と同じなので図では省略しである。フリップフロッ
プの第一の出力は、トランジスタ４のソースやドレイン
でなくゲート端子に接続されており、フリップフロップ
１にビット線の電荷が流れ込むことがなくなるのでデー
タが反転する等の影響がない。第２図は当該メモリセル
を複数配置してメモリ集積回路を構成したときの回路図
を示す。書き込み用の回路は第１図と同じく省略しであ
る。第２図において、５３〜５５はフリップフロップ、
５６〜５８は第一のトランジスタ、５９〜６１は第二の
トランジスタ、６２〜６４は読み出し用ワード線、６５
は第一の電源（ＶＤＤ）、６６は第二の電源（Ｖ３ｓ）
、６７は抵抗、６８はビット出力を表わす。いま、フリ
ップフロップ５３のデータを読み出す場合を考える。読
み出し用ワード線６２をＨｉｇｈレベル（Ｈ）にする前
はビット出力６８の電圧は電源６５の電位ＶＤＤである
。ワード線６８がＨになるとトランジスタ５９がオンす
る。フリップフロップの第一の出力２がＨのときトラン
ジスタ５６がオンし電源６５と電源６６の間が導通しビ
ット出力６８がＬｏｗ（Ｌ）になる。このときのしの電
位はＶＤＤを抵抗６７とトランジスタ６５．５９のオン
抵抗で分割した値となるがオン抵抗は十分小さくできる
ので、ＶＳＳの近傍まで下げることができる。このため
ノイズマージンも十分に取ることが出来、センスアンプ
等を用いないでも出力を取り出すことも可能である。

ビット出力の接続を変えた場合を第３図に示す。

第３図において、６９〜７１はフリップフロップ、７２
〜７４は第一のトランジスタ、７５〜７７は第二のトラ
ンジスタ、７８〜８０は読み出し用ワード線、８１は第
一の電源（ＶＤＤ）、８２は第二の電源（ＶＳＳ）、８
３は抵抗、８４はビット出力を表わす。第２図と反対に
メモリセルの第一の出力６を第一の電源（ＶＤＤ）８１
に接続し、メモリセルの第二の出力を第二の電源（ＶＳ
Ｓ）８２に接続する。書き込み用回路は第２図の例と同
じものを用いているが図では省略しである。このメモリ
集積回路の動作は第２図の例とほぼ同様であり、第、第
二のトランジスタ７２〜７７を流れる電流の方向が逆に
なっているだけである。

第４図は書き込み用回路として第９図に示したものを用
いた、本発明のメモリセルの実施例を示す回路図である
。

第４図において、８５はフリップフロップ、８６〜８９
はそれぞれ第一〜第四のトランジスタ、９０はメモリセ
ルの第一の出力、９１はメモリセルの第二の出力、９２
は読み出し用ワード線、９３は第一の書き込み用ビット
線、９４は第二の書き込み用ビット線、９５は書き込み
用ワード線を表わす。当該メモリセルを複数配置してメ
モリ集積回路とした例を第５図に示す。第５図において
、９６〜９８はフリップフロップ、９９〜１１０はトラ
ンジスタ、１１１〜１１３は読み出し用ワード線、１１
４は第一の書き込み用ビット線、１１５は第二の書き込
み用ビット線、１１６〜１１８は書き込み用ワード線、
１１９は第一の電源、１２０は第二の電源、１２１は抵
抗、１２２はビット出力を表わす。読み出しは第２図の
例とほぼ同様である。

ビット出力の接続を変えた場合を第６図に示す。

読み出しは第３図の例とほぼ同様である。第６図におい
て、１２３〜１２５はフリップフロップ、１２６〜１３
７はトランジスタ、１３８〜１４０は読み出し用ワード
線、１４１は第一の書き込み用ビット線、１４２は第二
の書き込み用ビット線、１４３〜１４５は書き込み用ワ
ード線、１４６は第一の電源、１４７は第二の電源、１
４８は抵抗、１４９はビット出力を表わす。６７、８３
．１２１．抵抗１４８はトランジスタなどで代用しても
良い。これは第２．３．５図の抵抗６７、８３．１２１
でも同様である。

以上説明した実施例ではトランジスタとしてＤ型ＧａＡ
ｓＭＥＳＦＥＴを用いたがＥ型でもよい。またＨＥＭＴ
等も用いることができる。

（発明の効果） 第１図に示すように、第一のトランジスタ４はフリップ
フロップ１の出力をゲート端子に接続しているので、従
来のメモリセルのように読み出しの際にフリップフロッ
プの出力に影響を与えることはなく、フリップフロップ
の反転の危険性は無い。

その上、本発明ではビット線の振幅が第一の電源の電位
から第二の電源近傍の電位まで変化させることが出来る
ので、十分なノイズマージンが確保でき、化合物デバイ
スのようなバラツキの大きいデバイスにも適用が可能で
ある。また、本発明では読み出し用のビット線が１本で
良いため、レイアウトもコンパクトに出来る利点がある
。

【図面の簡単な説明】

第１図は本発明のメモリセル基本構成を示す回路図、第
２図及び第３図は本発明のメモリセルを用いたメモリ集
積回路の例を示す回路図、第４図は本発明のメモリセル
の例を示す回路図、第５図及び第６図は第４図のメモリ
セルを用いたメモリ集積回路の例を示す回路図、第７図
は従来のメモリセルを示す回路図、第８図は従来のメモ
リセルを用いたメモリ集積回路の例を示す回路図、第９
図及び第１０図はメモリセルに用いるフリップフロップ
の例を示す回路図である。

Claims (2)

【特許請求の範囲】
1. （１）フリップフロップと、当該フリップフロップの第
   一の出力をゲート端子に接続した第一の電界効果トラン
   ジスタと、読み出し用ワード線をゲート端子に接続した
   第二の電界効果トランジスタを有し、第一のトランジス
   タのドレイン端子と第二のトランジスタのソース端子を
   接続し、第一のトランジスタのソース端子を第二の出力
   とし、第二のトランジスタのドレイン端子を第一の出力
   とすることを特徴とするメモリセル。
2. （２）請求項１に記載のメモリセルの第一の出力を第二
   の電源に接続し、このメモリセルの第二の出力を抵抗に
   接続し、この抵抗の他端を第一の電源に接続する、或は
   、前記メモリセルの第二の出力を第二の電源に接続し、
   前記メモリセルの第一の出力を抵抗の一端に接続し、こ
   の抵抗の他端を第一の電源に接続することを特徴とする
   メモリ集積回路。