JPS6214396A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6214396A JPS6214396A JP60153804A JP15380485A JPS6214396A JP S6214396 A JPS6214396 A JP S6214396A JP 60153804 A JP60153804 A JP 60153804A JP 15380485 A JP15380485 A JP 15380485A JP S6214396 A JPS6214396 A JP S6214396A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電気的に書込み可能な読み出し専用半導体記憶
装置に関するものである 〔従来の技術〕 一般に電気的に書込み可能な読み出し専用半導体記憶装
置では書込み動作は次の様に行う。すなわち外部の電流
源より１００ｍＡ前後の電流を記憶セルを構成するベー
スオープンのｎｐｎ ）ランジスタ（以下、ｎｐｎＴｒ
と記す）のエミッタ側からコレクタ側へ流し込み、そ
のエミッタ・ペースｉ合を短絡することにより情報を書
き込む。この書き １込み動作は高電圧、
大電流を伴うので種々の寄生効果が生ずる。その内、ワ
ード線として作用する夛 ２つの記憶セルのコレクタ領域間に形成さ扛る
（ｎｐｎＴｒ による寄生電流路について述べる
。
装置に関するものである 〔従来の技術〕 一般に電気的に書込み可能な読み出し専用半導体記憶装
置では書込み動作は次の様に行う。すなわち外部の電流
源より１００ｍＡ前後の電流を記憶セルを構成するベー
スオープンのｎｐｎ ）ランジスタ（以下、ｎｐｎＴｒ
と記す）のエミッタ側からコレクタ側へ流し込み、そ
のエミッタ・ペースｉ合を短絡することにより情報を書
き込む。この書き １込み動作は高電圧、
大電流を伴うので種々の寄生効果が生ずる。その内、ワ
ード線として作用する夛 ２つの記憶セルのコレクタ領域間に形成さ扛る
（ｎｐｎＴｒ による寄生電流路について述べる
。
記憶セルはベースオープンのｎｐｎ Ｔ ｒ で、ｓｂ
、；第２図に示す様にコレクタがワードｆＪＷ１．Ｗ、
に、示す。デジット線りは通常一層目のアルミ配線が
１ツタ、ベースに対応する。
、；第２図に示す様にコレクタがワードｆＪＷ１．Ｗ、
に、示す。デジット線りは通常一層目のアルミ配線が
１ツタ、ベースに対応する。
一〇−１
今、第２図の様にとなりあったワード線Ｗ、 Ｗ！とデ
ジット線りの間に誓込み済記ｔはセルＱｔｃと未書込み
記憶セルＱ、ｃが接続さ扛ているとする。寄生素子を考
えた等価回路を第４図に示す。Ｑ、はコレクタＣ３、基
板、コレクタＣ１をコレクタ、ベース、エミッタとする
ｎｐｎＴｒ でありＱ、は未書込み記憶セルＱ、ｃのベ
ースＢ１、コレクタＣ１、基板をエミッタ、ベース、コ
レクタとするｐｎｐＴｒである。Ｄ、は書込み済記憶セ
ルＱ＋ｃのＢＣダイオード、Ｄ鵞は未書込み記憶セルＱ
、ｃのエミッタ □Ｅ雪、ベースＢ、より成るＥＢダイ
オード°である。
ジット線りの間に誓込み済記ｔはセルＱｔｃと未書込み
記憶セルＱ、ｃが接続さ扛ているとする。寄生素子を考
えた等価回路を第４図に示す。Ｑ、はコレクタＣ３、基
板、コレクタＣ１をコレクタ、ベース、エミッタとする
ｎｐｎＴｒ でありＱ、は未書込み記憶セルＱ、ｃのベ
ースＢ１、コレクタＣ１、基板をエミッタ、ベース、コ
レクタとするｐｎｐＴｒである。Ｄ、は書込み済記憶セ
ルＱ＋ｃのＢＣダイオード、Ｄ鵞は未書込み記憶セルＱ
、ｃのエミッタ □Ｅ雪、ベースＢ、より成るＥＢダイ
オード°である。
ＲはＱｌのベースそしてＱ、のコレクタの役割をしてい
る基板の部分と基板全体を最低電位におとしている電極
ＧＮＤとの間の基板の抵抗である。
る基板の部分と基板全体を最低電位におとしている電極
ＧＮＤとの間の基板の抵抗である。
第２図の未書込み記憶セルＱ、ｃを書込もうとする。ワ
ードドライバーＷＤ、をオン、ＷＤＩをオフにしてワー
ド線Ｗ章を選択し、デジットＡｍ Ｗ ｔを選択し、デ
ジット線りよし書込み電流を記憶セルＱ、ｃのエミッタ
からコレクタ方向に流す。この時の状況を第４図の等価
回路にて考える。書込もうとしているのは、すなわちＥ
Ｂ接合を短絡しようとしているのは、ＥＢダイオードＩ
）２ である。
ードドライバーＷＤ、をオン、ＷＤＩをオフにしてワー
ド線Ｗ章を選択し、デジットＡｍ Ｗ ｔを選択し、デ
ジット線りよし書込み電流を記憶セルＱ、ｃのエミッタ
からコレクタ方向に流す。この時の状況を第４図の等価
回路にて考える。書込もうとしているのは、すなわちＥ
Ｂ接合を短絡しようとしているのは、ＥＢダイオードＩ
）２ である。
書込み電流はり、を通った後ｐｎｐ Ｔｒ Ｑｔのエミ
ッタからベースへぬけＷＤ２に吸収さｎる。デジット線
より１００ｍＡ流し込んだ時Ｑ、のエミッタ接地時の電
流増巾率βは電流値により０．１〜０．５まで変化し、
Ｑ、のコレクタ電流もそのβの値に応じて９〜３３ｍＡ
流れる。このコレクタ［流は基板へのも扛電流であり寄
生抵抗Ｒを通り最低電位′成極ＧＮＤに達する。このＲ
は前述の通９ ｐｎｐＴｒＱ２のコレクタとして働いて
いる基板の一領域から最低電位電極ＧＮＩ）′１での抵
抗であり、この値は基板の比抵抗により異なるが大体１
０００前後の値をとる。ｐｎｐＴｒ Ｑ、のコレクタ電
流が最大の３３ｍＡとなるβ＝０．５の時の各部分の電
位を計算してみる。この時ＷＤ、は１００ｍＡ−３３ｍ
Ａ＝ ６７ｍＡ吸収しておりワード線Ｗ２は、すなわち
ｎｐｎＴｒ Ｑ、のエミッタ電位は約２ｖｉで上昇する
。一方ｐｎｐＴｒ Ｑｔのコレクタから寄生抵抗Ｒを通
り最低電位電極ＧＮＤに向けて３３ｍＡ流ｎるのでｐｎ
ｐＴｒ Ｑｌのコレクタ、すなわちｎｐｎＴｒＱ、のべ
−ｘ電位は１００Ωｘ３３ｍＡ＝３．３Ｖまで上昇しう
る。結局ｎｐｎＴｒＱ１のベース・エミッタ間はオンす
るのに十分な順バイアスが印加さ扛るためＱｌのコレク
タには誓込み済記憶セルのＢＣダイオードＤＩ を通じ
てデジット線りより書込み電流が供給できず書込み不良
の原因となっていた。
ッタからベースへぬけＷＤ２に吸収さｎる。デジット線
より１００ｍＡ流し込んだ時Ｑ、のエミッタ接地時の電
流増巾率βは電流値により０．１〜０．５まで変化し、
Ｑ、のコレクタ電流もそのβの値に応じて９〜３３ｍＡ
流れる。このコレクタ［流は基板へのも扛電流であり寄
生抵抗Ｒを通り最低電位′成極ＧＮＤに達する。このＲ
は前述の通９ ｐｎｐＴｒＱ２のコレクタとして働いて
いる基板の一領域から最低電位電極ＧＮＩ）′１での抵
抗であり、この値は基板の比抵抗により異なるが大体１
０００前後の値をとる。ｐｎｐＴｒ Ｑ、のコレクタ電
流が最大の３３ｍＡとなるβ＝０．５の時の各部分の電
位を計算してみる。この時ＷＤ、は１００ｍＡ−３３ｍ
Ａ＝ ６７ｍＡ吸収しておりワード線Ｗ２は、すなわち
ｎｐｎＴｒ Ｑ、のエミッタ電位は約２ｖｉで上昇する
。一方ｐｎｐＴｒ Ｑｔのコレクタから寄生抵抗Ｒを通
り最低電位電極ＧＮＤに向けて３３ｍＡ流ｎるのでｐｎ
ｐＴｒ Ｑｌのコレクタ、すなわちｎｐｎＴｒＱ、のべ
−ｘ電位は１００Ωｘ３３ｍＡ＝３．３Ｖまで上昇しう
る。結局ｎｐｎＴｒＱ１のベース・エミッタ間はオンす
るのに十分な順バイアスが印加さ扛るためＱｌのコレク
タには誓込み済記憶セルのＢＣダイオードＤＩ を通じ
てデジット線りより書込み電流が供給できず書込み不良
の原因となっていた。
上述の様に従来の方法では書込み済ｓｄ僧セルと記憶セ
ルのコレクタ領域間そして基板により寄生電流路が形成
されてしまい記憶セルを書込むことができないという問
題があった。
ルのコレクタ領域間そして基板により寄生電流路が形成
されてしまい記憶セルを書込むことができないという問
題があった。
本発明の目的は書込み動作時に記憶七セのコレクタ領域
に寄生電流路が形成さ扛るのを防ぎ、安定した書込み動
作が行える半導体集積回路を提供することにある。
に寄生電流路が形成さ扛るのを防ぎ、安定した書込み動
作が行える半導体集積回路を提供することにある。
本発明のベースオーブントランジスタの接合を破壊する
ことにより情報を書込む接合破壊型の記憶セルを有する
電気的に書込み可能な読み出し専用半導体記憶装置は、
ワード線を選択するワードドライバー１１路の最終段ト
ランジスタのエミッタと最低′電位′Ｉ！！極の間に抵
抗を有している。
ことにより情報を書込む接合破壊型の記憶セルを有する
電気的に書込み可能な読み出し専用半導体記憶装置は、
ワード線を選択するワードドライバー１１路の最終段ト
ランジスタのエミッタと最低′電位′Ｉ！！極の間に抵
抗を有している。
次に、本発明について図面を参照して説明する。
第１図に本発明の実施例を示す。同図においてワードド
ライバーＷＤ、、ＷＤ、と最低電位電極の間に挿入した
ＲＷが本発明による抵抗である。第５図に等価回路を示
す。同図で使用している記号とその素子の物理的構造は
従来例の第４図と同一であり、抵抗Ｒｗが追加さ７して
いることが異なる。
ライバーＷＤ、、ＷＤ、と最低電位電極の間に挿入した
ＲＷが本発明による抵抗である。第５図に等価回路を示
す。同図で使用している記号とその素子の物理的構造は
従来例の第４図と同一であり、抵抗Ｒｗが追加さ７して
いることが異なる。
従来例と同様に第１図においてワードドライバーＷＤ、
とデジッ）ＷＤにより未書込み記憶セルＱ、ｃを選択し
書込み電流１００ｍＡを流しこむ本のとする。第５図で
この時の電位を調べてみる。ＥＢダイオードＤ２の接合
を短絡すべくデジット線りからｐｎｐＴｒ Ｑｌを経て
ＷＤ、に向け１００ｍＡ流そうとしだ時Ｑｔのβ＝０．
５とするとＱ、のベース電流は６７ ｍＡ 、コレクタ
電流は３３ｍＡとなる。Ｒｗ＝００の時は従来例の様に
ｎｐｎＴｒ Ｑｌのエミッタ電位は２Ｖ１ベ一ス電位は
３．３Ｖ１で上昇しようとし、ＱＩがオンすること（Ｃ
なる。本発明の目的はＱ、のエミッタ電位を−Ｈげてそ
のエミッタ・ベース接合が順バイアスにならない様にす
ることである。第６図ＩＣワードドライバーＷｌ）。
とデジッ）ＷＤにより未書込み記憶セルＱ、ｃを選択し
書込み電流１００ｍＡを流しこむ本のとする。第５図で
この時の電位を調べてみる。ＥＢダイオードＤ２の接合
を短絡すべくデジット線りからｐｎｐＴｒ Ｑｌを経て
ＷＤ、に向け１００ｍＡ流そうとしだ時Ｑｔのβ＝０．
５とするとＱ、のベース電流は６７ ｍＡ 、コレクタ
電流は３３ｍＡとなる。Ｒｗ＝００の時は従来例の様に
ｎｐｎＴｒ Ｑｌのエミッタ電位は２Ｖ１ベ一ス電位は
３．３Ｖ１で上昇しようとし、ＱＩがオンすること（Ｃ
なる。本発明の目的はＱ、のエミッタ電位を−Ｈげてそ
のエミッタ・ベース接合が順バイアスにならない様にす
ることである。第６図ＩＣワードドライバーＷｌ）。
ＷＤ、の具体的な回路を示すが、その中でワード線Ｗ！
に流ｎる電流６７ｍＡを吸＋１７するのけＴｒＱｓであ
り、そのベース電流を加えるとＴｒ Ｑ５のエミッタ電
流は７０ｍＡになる。第５図でＲｗを２Ｖ＋７０ｍＡｘ
Ｒｗｎ−３．３Ｖを；繭たす様ｌζ決めるとＱ、のエミ
ッタ電位は２Ｖ＋７０ｍＡＸＲｗΩ捷で上昇し、Ｑｌの
ベース電位と同じにすることができる。
に流ｎる電流６７ｍＡを吸＋１７するのけＴｒＱｓであ
り、そのベース電流を加えるとＴｒ Ｑ５のエミッタ電
流は７０ｍＡになる。第５図でＲｗを２Ｖ＋７０ｍＡｘ
Ｒｗｎ−３．３Ｖを；繭たす様ｌζ決めるとＱ、のエミ
ッタ電位は２Ｖ＋７０ｍＡＸＲｗΩ捷で上昇し、Ｑｌの
ベース電位と同じにすることができる。
上式をＲｗについて解くとＲｗ＝１８．５０となりワー
ドドライバーの最終段トランジスタのエミッタと最低電
位電極の間に１８．５Ω入扛ることによりＱ、のオンを
防ぐことができる。なお、この１８．５０の抵抗により
ワードドライバー全体は１８，５Ω×７ＱｍＡ＝１．３
ｖ上昇するが、’Ｆ１を原電圧５Ｖを印加するならばワ
ードドライバーの最終段トランジスタはオンを保つこと
ができ、十分ワード線からの書込み電流６７ｍＡを吸収
する。
ドドライバーの最終段トランジスタのエミッタと最低電
位電極の間に１８．５Ω入扛ることによりＱ、のオンを
防ぐことができる。なお、この１８．５０の抵抗により
ワードドライバー全体は１８，５Ω×７ＱｍＡ＝１．３
ｖ上昇するが、’Ｆ１を原電圧５Ｖを印加するならばワ
ードドライバーの最終段トランジスタはオンを保つこと
ができ、十分ワード線からの書込み電流６７ｍＡを吸収
する。
読み出し時は一本のデジッｌ！Ｄから誉込み済記憶セル
に向かって１ｍＡ程度の電ｖＩとが流ｆｌ、 ８ビツ
ト病成の時はオンしているワードドライバーは８ｍＡの
′−訛を引くことになる。本発明により挿入するＲｗ＝
１ｇ、５Ωでの電位上昇はペース電流を無視すると１８
，５ΩＸ８ｍＡ＝１４８ｍＶであり読み出し動作時に誤
動作することはない。
に向かって１ｍＡ程度の電ｖＩとが流ｆｌ、 ８ビツ
ト病成の時はオンしているワードドライバーは８ｍＡの
′−訛を引くことになる。本発明により挿入するＲｗ＝
１ｇ、５Ωでの電位上昇はペース電流を無視すると１８
，５ΩＸ８ｍＡ＝１４８ｍＶであり読み出し動作時に誤
動作することはない。
以上説明した様に、本発明によ扛ばワードドライバーの
最終段トランジスタのエミッタと最低電位電極の間に抵
抗を挿入することにより寄生トランジスタ効果がおさえ
らｎ安定した臀込み動作が行える半導体記憶装置が得ら
扛る。
最終段トランジスタのエミッタと最低電位電極の間に抵
抗を挿入することにより寄生トランジスタ効果がおさえ
らｎ安定した臀込み動作が行える半導体記憶装置が得ら
扛る。
第１図は本発明の実施例、第２図は従来の記憶セルとワ
ードドライバーの接続図、Ｍ３図は第２図０記憶″′の
部分をデ″ト線方向で切断した １時の断面
図、第４図は第２図の回路図に寄生素子を加えた等価回
路、第５図は第１図の回路図に寄生素子を加えた等価回
路図、第６図はワードドライバー回路図である。 Ｄ、、Ｄ、・・・・・・ダイオード。
ードドライバーの接続図、Ｍ３図は第２図０記憶″′の
部分をデ″ト線方向で切断した １時の断面
図、第４図は第２図の回路図に寄生素子を加えた等価回
路、第５図は第１図の回路図に寄生素子を加えた等価回
路図、第６図はワードドライバー回路図である。 Ｄ、、Ｄ、・・・・・・ダイオード。
Claims (1)
- ベースオープントランジスタ接合破壊型の記憶セルを
有する電気的に書込み可能な読み出し専用半導体記憶装
置において、ワード線を選択するワードドライバー回路
の最終段トランジスタのエミッタと最低電位電極との間
に抵抗を挿入したことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153804A JPS6214396A (ja) | 1985-07-12 | 1985-07-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153804A JPS6214396A (ja) | 1985-07-12 | 1985-07-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6214396A true JPS6214396A (ja) | 1987-01-22 |
Family
ID=15570483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60153804A Pending JPS6214396A (ja) | 1985-07-12 | 1985-07-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6214396A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55132590A (en) * | 1979-04-04 | 1980-10-15 | Nec Corp | Semiconductor device |
| JPS55163689A (en) * | 1979-06-07 | 1980-12-19 | Nec Corp | Integrated circuit |
-
1985
- 1985-07-12 JP JP60153804A patent/JPS6214396A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55132590A (en) * | 1979-04-04 | 1980-10-15 | Nec Corp | Semiconductor device |
| JPS55163689A (en) * | 1979-06-07 | 1980-12-19 | Nec Corp | Integrated circuit |
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