JPS6214396A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6214396A JPS6214396A JP60153804A JP15380485A JPS6214396A JP S6214396 A JPS6214396 A JP S6214396A JP 60153804 A JP60153804 A JP 60153804A JP 15380485 A JP15380485 A JP 15380485A JP S6214396 A JPS6214396 A JP S6214396A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電気的に書込み可能な読み出し専用半導体記憶
装置に関するものである 〔従来の技術〕 一般に電気的に書込み可能な読み出し専用半導体記憶装
置では書込み動作は次の様に行う。すなわち外部の電流
源より100mA前後の電流を記憶セルを構成するベー
スオープンのnpn )ランジスタ(以下、npnTr
と記す)のエミッタ側からコレクタ側へ流し込み、そ
のエミッタ・ペースi合を短絡することにより情報を書
き込む。この書き 1込み動作は高電圧、
大電流を伴うので種々の寄生効果が生ずる。その内、ワ
ード線として作用する夛 2つの記憶セルのコレクタ領域間に形成さ扛る
(npnTr による寄生電流路について述べる
。
装置に関するものである 〔従来の技術〕 一般に電気的に書込み可能な読み出し専用半導体記憶装
置では書込み動作は次の様に行う。すなわち外部の電流
源より100mA前後の電流を記憶セルを構成するベー
スオープンのnpn )ランジスタ(以下、npnTr
と記す)のエミッタ側からコレクタ側へ流し込み、そ
のエミッタ・ペースi合を短絡することにより情報を書
き込む。この書き 1込み動作は高電圧、
大電流を伴うので種々の寄生効果が生ずる。その内、ワ
ード線として作用する夛 2つの記憶セルのコレクタ領域間に形成さ扛る
(npnTr による寄生電流路について述べる
。
記憶セルはベースオープンのnpn T r で、sb
、;第2図に示す様にコレクタがワードfJW1.W、
に、示す。デジット線りは通常一層目のアルミ配線が
1ツタ、ベースに対応する。
、;第2図に示す様にコレクタがワードfJW1.W、
に、示す。デジット線りは通常一層目のアルミ配線が
1ツタ、ベースに対応する。
一〇−1
今、第2図の様にとなりあったワード線W、 W!とデ
ジット線りの間に誓込み済記tはセルQtcと未書込み
記憶セルQ、cが接続さ扛ているとする。寄生素子を考
えた等価回路を第4図に示す。Q、はコレクタC3、基
板、コレクタC1をコレクタ、ベース、エミッタとする
npnTr でありQ、は未書込み記憶セルQ、cのベ
ースB1、コレクタC1、基板をエミッタ、ベース、コ
レクタとするpnpTrである。D、は書込み済記憶セ
ルQ+cのBCダイオード、D鵞は未書込み記憶セルQ
、cのエミッタ □E雪、ベースB、より成るEBダイ
オード°である。
ジット線りの間に誓込み済記tはセルQtcと未書込み
記憶セルQ、cが接続さ扛ているとする。寄生素子を考
えた等価回路を第4図に示す。Q、はコレクタC3、基
板、コレクタC1をコレクタ、ベース、エミッタとする
npnTr でありQ、は未書込み記憶セルQ、cのベ
ースB1、コレクタC1、基板をエミッタ、ベース、コ
レクタとするpnpTrである。D、は書込み済記憶セ
ルQ+cのBCダイオード、D鵞は未書込み記憶セルQ
、cのエミッタ □E雪、ベースB、より成るEBダイ
オード°である。
RはQlのベースそしてQ、のコレクタの役割をしてい
る基板の部分と基板全体を最低電位におとしている電極
GNDとの間の基板の抵抗である。
る基板の部分と基板全体を最低電位におとしている電極
GNDとの間の基板の抵抗である。
第2図の未書込み記憶セルQ、cを書込もうとする。ワ
ードドライバーWD、をオン、WDIをオフにしてワー
ド線W章を選択し、デジットAm W tを選択し、デ
ジット線りよし書込み電流を記憶セルQ、cのエミッタ
からコレクタ方向に流す。この時の状況を第4図の等価
回路にて考える。書込もうとしているのは、すなわちE
B接合を短絡しようとしているのは、EBダイオードI
)2 である。
ードドライバーWD、をオン、WDIをオフにしてワー
ド線W章を選択し、デジットAm W tを選択し、デ
ジット線りよし書込み電流を記憶セルQ、cのエミッタ
からコレクタ方向に流す。この時の状況を第4図の等価
回路にて考える。書込もうとしているのは、すなわちE
B接合を短絡しようとしているのは、EBダイオードI
)2 である。
書込み電流はり、を通った後pnp Tr Qtのエミ
ッタからベースへぬけWD2に吸収さnる。デジット線
より100mA流し込んだ時Q、のエミッタ接地時の電
流増巾率βは電流値により0.1〜0.5まで変化し、
Q、のコレクタ電流もそのβの値に応じて9〜33mA
流れる。このコレクタ[流は基板へのも扛電流であり寄
生抵抗Rを通り最低電位′成極GNDに達する。このR
は前述の通9 pnpTrQ2のコレクタとして働いて
いる基板の一領域から最低電位電極GNI)′1での抵
抗であり、この値は基板の比抵抗により異なるが大体1
000前後の値をとる。pnpTr Q、のコレクタ電
流が最大の33mAとなるβ=0.5の時の各部分の電
位を計算してみる。この時WD、は100mA−33m
A= 67mA吸収しておりワード線W2は、すなわち
npnTr Q、のエミッタ電位は約2viで上昇する
。一方pnpTr Qtのコレクタから寄生抵抗Rを通
り最低電位電極GNDに向けて33mA流nるのでpn
pTr Qlのコレクタ、すなわちnpnTrQ、のべ
−x電位は100Ωx33mA=3.3Vまで上昇しう
る。結局npnTrQ1のベース・エミッタ間はオンす
るのに十分な順バイアスが印加さ扛るためQlのコレク
タには誓込み済記憶セルのBCダイオードDI を通じ
てデジット線りより書込み電流が供給できず書込み不良
の原因となっていた。
ッタからベースへぬけWD2に吸収さnる。デジット線
より100mA流し込んだ時Q、のエミッタ接地時の電
流増巾率βは電流値により0.1〜0.5まで変化し、
Q、のコレクタ電流もそのβの値に応じて9〜33mA
流れる。このコレクタ[流は基板へのも扛電流であり寄
生抵抗Rを通り最低電位′成極GNDに達する。このR
は前述の通9 pnpTrQ2のコレクタとして働いて
いる基板の一領域から最低電位電極GNI)′1での抵
抗であり、この値は基板の比抵抗により異なるが大体1
000前後の値をとる。pnpTr Q、のコレクタ電
流が最大の33mAとなるβ=0.5の時の各部分の電
位を計算してみる。この時WD、は100mA−33m
A= 67mA吸収しておりワード線W2は、すなわち
npnTr Q、のエミッタ電位は約2viで上昇する
。一方pnpTr Qtのコレクタから寄生抵抗Rを通
り最低電位電極GNDに向けて33mA流nるのでpn
pTr Qlのコレクタ、すなわちnpnTrQ、のべ
−x電位は100Ωx33mA=3.3Vまで上昇しう
る。結局npnTrQ1のベース・エミッタ間はオンす
るのに十分な順バイアスが印加さ扛るためQlのコレク
タには誓込み済記憶セルのBCダイオードDI を通じ
てデジット線りより書込み電流が供給できず書込み不良
の原因となっていた。
上述の様に従来の方法では書込み済sd僧セルと記憶セ
ルのコレクタ領域間そして基板により寄生電流路が形成
されてしまい記憶セルを書込むことができないという問
題があった。
ルのコレクタ領域間そして基板により寄生電流路が形成
されてしまい記憶セルを書込むことができないという問
題があった。
本発明の目的は書込み動作時に記憶七セのコレクタ領域
に寄生電流路が形成さ扛るのを防ぎ、安定した書込み動
作が行える半導体集積回路を提供することにある。
に寄生電流路が形成さ扛るのを防ぎ、安定した書込み動
作が行える半導体集積回路を提供することにある。
本発明のベースオーブントランジスタの接合を破壊する
ことにより情報を書込む接合破壊型の記憶セルを有する
電気的に書込み可能な読み出し専用半導体記憶装置は、
ワード線を選択するワードドライバー11路の最終段ト
ランジスタのエミッタと最低′電位′I!!極の間に抵
抗を有している。
ことにより情報を書込む接合破壊型の記憶セルを有する
電気的に書込み可能な読み出し専用半導体記憶装置は、
ワード線を選択するワードドライバー11路の最終段ト
ランジスタのエミッタと最低′電位′I!!極の間に抵
抗を有している。
次に、本発明について図面を参照して説明する。
第1図に本発明の実施例を示す。同図においてワードド
ライバーWD、、WD、と最低電位電極の間に挿入した
RWが本発明による抵抗である。第5図に等価回路を示
す。同図で使用している記号とその素子の物理的構造は
従来例の第4図と同一であり、抵抗Rwが追加さ7して
いることが異なる。
ライバーWD、、WD、と最低電位電極の間に挿入した
RWが本発明による抵抗である。第5図に等価回路を示
す。同図で使用している記号とその素子の物理的構造は
従来例の第4図と同一であり、抵抗Rwが追加さ7して
いることが異なる。
従来例と同様に第1図においてワードドライバーWD、
とデジッ)WDにより未書込み記憶セルQ、cを選択し
書込み電流100mAを流しこむ本のとする。第5図で
この時の電位を調べてみる。EBダイオードD2の接合
を短絡すべくデジット線りからpnpTr Qlを経て
WD、に向け100mA流そうとしだ時Qtのβ=0.
5とするとQ、のベース電流は67 mA 、コレクタ
電流は33mAとなる。Rw=00の時は従来例の様に
npnTr Qlのエミッタ電位は2V1ベ一ス電位は
3.3V1で上昇しようとし、QIがオンすること(C
なる。本発明の目的はQ、のエミッタ電位を−Hげてそ
のエミッタ・ベース接合が順バイアスにならない様にす
ることである。第6図ICワードドライバーWl)。
とデジッ)WDにより未書込み記憶セルQ、cを選択し
書込み電流100mAを流しこむ本のとする。第5図で
この時の電位を調べてみる。EBダイオードD2の接合
を短絡すべくデジット線りからpnpTr Qlを経て
WD、に向け100mA流そうとしだ時Qtのβ=0.
5とするとQ、のベース電流は67 mA 、コレクタ
電流は33mAとなる。Rw=00の時は従来例の様に
npnTr Qlのエミッタ電位は2V1ベ一ス電位は
3.3V1で上昇しようとし、QIがオンすること(C
なる。本発明の目的はQ、のエミッタ電位を−Hげてそ
のエミッタ・ベース接合が順バイアスにならない様にす
ることである。第6図ICワードドライバーWl)。
WD、の具体的な回路を示すが、その中でワード線W!
に流nる電流67mAを吸+17するのけTrQsであ
り、そのベース電流を加えるとTr Q5のエミッタ電
流は70mAになる。第5図でRwを2V+70mAx
Rwn−3.3Vを;繭たす様lζ決めるとQ、のエミ
ッタ電位は2V+70mAXRwΩ捷で上昇し、Qlの
ベース電位と同じにすることができる。
に流nる電流67mAを吸+17するのけTrQsであ
り、そのベース電流を加えるとTr Q5のエミッタ電
流は70mAになる。第5図でRwを2V+70mAx
Rwn−3.3Vを;繭たす様lζ決めるとQ、のエミ
ッタ電位は2V+70mAXRwΩ捷で上昇し、Qlの
ベース電位と同じにすることができる。
上式をRwについて解くとRw=18.50となりワー
ドドライバーの最終段トランジスタのエミッタと最低電
位電極の間に18.5Ω入扛ることによりQ、のオンを
防ぐことができる。なお、この18.50の抵抗により
ワードドライバー全体は18,5Ω×7QmA=1.3
v上昇するが、’F1を原電圧5Vを印加するならばワ
ードドライバーの最終段トランジスタはオンを保つこと
ができ、十分ワード線からの書込み電流67mAを吸収
する。
ドドライバーの最終段トランジスタのエミッタと最低電
位電極の間に18.5Ω入扛ることによりQ、のオンを
防ぐことができる。なお、この18.50の抵抗により
ワードドライバー全体は18,5Ω×7QmA=1.3
v上昇するが、’F1を原電圧5Vを印加するならばワ
ードドライバーの最終段トランジスタはオンを保つこと
ができ、十分ワード線からの書込み電流67mAを吸収
する。
読み出し時は一本のデジッl!Dから誉込み済記憶セル
に向かって1mA程度の電vIとが流fl、 8ビツ
ト病成の時はオンしているワードドライバーは8mAの
′−訛を引くことになる。本発明により挿入するRw=
1g、5Ωでの電位上昇はペース電流を無視すると18
,5ΩX8mA=148mVであり読み出し動作時に誤
動作することはない。
に向かって1mA程度の電vIとが流fl、 8ビツ
ト病成の時はオンしているワードドライバーは8mAの
′−訛を引くことになる。本発明により挿入するRw=
1g、5Ωでの電位上昇はペース電流を無視すると18
,5ΩX8mA=148mVであり読み出し動作時に誤
動作することはない。
以上説明した様に、本発明によ扛ばワードドライバーの
最終段トランジスタのエミッタと最低電位電極の間に抵
抗を挿入することにより寄生トランジスタ効果がおさえ
らn安定した臀込み動作が行える半導体記憶装置が得ら
扛る。
最終段トランジスタのエミッタと最低電位電極の間に抵
抗を挿入することにより寄生トランジスタ効果がおさえ
らn安定した臀込み動作が行える半導体記憶装置が得ら
扛る。
第1図は本発明の実施例、第2図は従来の記憶セルとワ
ードドライバーの接続図、M3図は第2図0記憶″′の
部分をデ″ト線方向で切断した 1時の断面
図、第4図は第2図の回路図に寄生素子を加えた等価回
路、第5図は第1図の回路図に寄生素子を加えた等価回
路図、第6図はワードドライバー回路図である。 D、、D、・・・・・・ダイオード。
ードドライバーの接続図、M3図は第2図0記憶″′の
部分をデ″ト線方向で切断した 1時の断面
図、第4図は第2図の回路図に寄生素子を加えた等価回
路、第5図は第1図の回路図に寄生素子を加えた等価回
路図、第6図はワードドライバー回路図である。 D、、D、・・・・・・ダイオード。
Claims (1)
- ベースオープントランジスタ接合破壊型の記憶セルを
有する電気的に書込み可能な読み出し専用半導体記憶装
置において、ワード線を選択するワードドライバー回路
の最終段トランジスタのエミッタと最低電位電極との間
に抵抗を挿入したことを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60153804A JPS6214396A (ja) | 1985-07-12 | 1985-07-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60153804A JPS6214396A (ja) | 1985-07-12 | 1985-07-12 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6214396A true JPS6214396A (ja) | 1987-01-22 |
Family
ID=15570483
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60153804A Pending JPS6214396A (ja) | 1985-07-12 | 1985-07-12 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6214396A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55132590A (en) * | 1979-04-04 | 1980-10-15 | Nec Corp | Semiconductor device |
JPS55163689A (en) * | 1979-06-07 | 1980-12-19 | Nec Corp | Integrated circuit |
-
1985
- 1985-07-12 JP JP60153804A patent/JPS6214396A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55132590A (en) * | 1979-04-04 | 1980-10-15 | Nec Corp | Semiconductor device |
JPS55163689A (en) * | 1979-06-07 | 1980-12-19 | Nec Corp | Integrated circuit |
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