JPS6079772A

JPS6079772A - 半導体記憶装置

Info

Publication number: JPS6079772A
Application number: JP59011941A
Authority: JP
Inventors: Noriyuki Honma; 本間　紀之
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-01-27
Filing date: 1984-01-27
Publication date: 1985-05-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は半導体記憶装置に関するものであシ、更に詳し
く言えば負荷抵抗の代ヤにトランジスタを負荷とする交
さ接続型の半導体記憶セルを使用した半導体記憶装置に
関するものである。

周知のように、従来発表されているバイポーラ型の半導
体記憶セルの多くは、第１図のように交さ接続されたト
ランジスタ１，２と抵抗３，４よ構成るフリップ７０ツ
ブで構成されている。この型のセルの欠点は、コレクタ
負荷抵抗３，４を使用しているため、セル面積が大きい
ことである。

また高速動作を行なわせかつ消費電力を小さくするため
には、記憶セルに流れる電流を読出し書込み時には大き
くし、情報を保持している時には小さくすることが望ま
しい。しかし第１図のセルでは、トランジスタ１，２の
コレクタ電圧の差（すなわち２値情報１，０の電圧差）
は、はぼセルに流れる電流×負荷抵抗で決定されるため
、セルに流れる電流値を変えることは不可能である。し
たがってセル電流を大幅に変えるには負荷抵抗３゜４と
して非線形の負荷抵抗を使用して、セルの電流値が変化
してもトランジスタ１，２のコレクタ電圧差が変化しな
いようにする必要がある。

また、第１図に示すような従来のセルをマトリックス状
にアレイ配列して半導体記憶装置を構成した場合、２個
以上のセルを同時選択するいわゆる２重選択が起ると、
記憶情報が破壊される恐れがあった。

本発明の目的は、セル面積を小さくし、消費電力を少な
くし、かつ、２重選択による記憶情報の破壊を防止して
、安定な動作を行なえるようにした半導体記憶装置を提
供することにある。

本発明は、第１の導電型の第１および第２のトランジス
タと、第１の導電型とは異なる第２の導電型を有し、そ
れぞれ少なくとも２つのエミッタをもつ第３および第４
のトランジスタとを備え、第１のトランジスタのベース
およびコレクタを第３のトランジスタのコレクタおよび
ベースにそれぞれ接続し、第２のトランジスタのベース
およびコレクタを第４のトランジスタのコレクタおよび
ベースにそれぞれ接続し、第３のトランジスタのベース
およびコレクタを第４のトランジスタのコレクタおよび
ベースにそれぞれ接続した半導体記憶セルを複数個マト
リックス状に配列し、半導体記憶セルの第１および第２
のトランジスタのエミッタをワード線に接続し、第３お
よび第４のトランジスタの第１のエミッタをディジット
線を介して第１の電流源に接続し、第３および第４のト
ランジスタの第２のエミッタを第２の電流源に接続し、
半導体記憶セルの選択時および非選択時にワード線に異
なる電圧を印加し、選択時に杖、ディジット線を介して
第１の電流源に選択電流を流し、非選択時には、第２の
電流源に保持電流を流すようにしたことに特徴がある。

以下、実施例を参照しながら、本発明の詳細な説明する
。

第２図は、本発明に使用する半導体記憶セルの基本的な
一実施例の回路図である。第１図の従来型のセルと比較
すると、第１図の抵抗３．４がＰＮＰ　）ランジスタ５
１．５２におきかわっている。今、トランジスタ１１が
導通、トランジスタ１２が非導通の状態を考える。ＰＮ
Ｐ　）ランジスタ５１．５２の直流増幅率ｈＦＢ（ＰＮ
Ｐ）がＯの時、すなわち、ＰＮＰ　）ランジスタ５１．
５２が単にエミッタ・ベース間のダイオードとしてしか
働かない時は、トランジスタ１１のベース電流はトラン
ジスタ５２のエミッタ・ペース間のダイオードから供給
される。一方ＮＰＮ　）ランジスタ１１のコレクタ電流
は、トランジスタ５１のエミッタ・ペース間のダイオー
ドから供給される。ＮＰＮ）ランジスタ１１の直流増幅
率ｈＦつ（ＮＰＮ）は５０〜１００程度であるから、Ｐ
ＮＰ　）ランジスタ５１のエミッタ・ペース間ダイオー
ドに流れる電流はトランジスタ５２のエミッタ・ベース
間ダイオードに流れる電流の５０〜１００倍であｐ、ト
ランジスタ１１のコレクタ電圧はベース電圧よシも１０
０ｍＶ程度低くなる。したがって、トランジスタ１２の
ベース電圧は、トランジスタ１１のベース電圧よＪ）１
００ｍＶ程度低くなシ、この電圧差でトランジスタ１２
はオフ、トランジスタ１１はオンとなって、フリップ・
フロップ回路が構成できる。上記の方法、すなわちトラ
ンジスタ５１．５２がＰＮＰ　）ランジスタとして動作
しないフリップ・フロップ回路でもメモリセル回路とな
るが、トランジスタ１１．１２のベース電圧の電圧差が
１００ｍＶ程度では、安定な回路動作という点から問題
がある。つぎにＰＮＰ）ランジスタ５１゜５２０直流増
幅率ｈＦＢ（ＰＮＰ）が０よシ大きくて、正常なＰＮＰ
　）ランジスタとして動作する場合について述べる。

オンとなっているトランジスタ１１のベース電流は、ト
ランジスタ５１のコレクタおよびトランジスタ５２のベ
ースから供給される。したがって先に説明した、ＰＮＰ
）、Ｆンジスタの直流増幅率ｈＦｌ（ＰＮＰ）が０の場
合よシ、トランジスタ５２のエミッタ・ベース間に流れ
る電流が少なくなりて、トランジスタ１１のベース電圧
は高くなシトランジスタ１１と１２のベース間の電圧差
はよシ大きくなって安定なフリップ・７四ツブ動作をす
ることになる。）’ｙｍ　（ＰＮＰ）　＝　１　／　ｈ
ｙｉｉ　（ＮＰＮ）のときは、トランジスタ１１のベー
ス電流は全てトランジスタ５１のコレクタ電流によシ供
給されるようになシ、トランジスタ１１のコレクタ電圧
はベース電圧よシ０．４〜０．６ｖ程度低くなシ、トラ
ンジスタ１１と１２の両ベースの電位差は０．４〜０．
６　Ｖとれる。

なお、能動状態でｈＦｌ　（ＰＮＰ）　＞　１　／　ｈ
Ｆｌ　（ＮＰＮ）の場合には、トランジス。り１１およ
び５１が飽和してｈＦｌ（ＰＮＰ）　＝　１／　ｈＦｌ
（ＮＰＮ）なる点に動作点がおちつくことを注意してお
く。以上のように、負荷抵抗をトランジスタにおきかえ
た本発明の記憶セルは、よシ安定な動作をすることが理
解できるであろう。

第３図は、第２図の記憶セルの点線内の部分の一実施例
の半導体基板の断面図である。３００はＰ型基板であシ
、３０１はＮＷ埋込層、３０２はＮ型エピタキシャル層
である。３０３，３０４はＰｆｉ拡散領域、３０５，３
０６，３０７はＮ型拡散領域である。３１０〜３１４は
アルミ配線、３２０はシリコン酸化膜である。ＰＮＰ）
ランジスタ５１は領域３０４，３０２，３０３（それぞ
れ、コレクタ、ベース、エミッタ）で形成され、Ｎ　Ｐ
　Ｎ　）　ラｙジスタ１１は領域３０２，３０３゜３０
５ｔたは３０６（それぞれコレクタ、ベース。

エミッタ）で形成されている。第２図の記憶セルＯ実施
例は、このような構造の２個のトランジスタの対をアル
ミ配線で相互結線して構成されている。

第２図の実施例かられかるように、記憶セル内部の電圧
、たとえばトランジスタ１１のベース電圧およびコレク
タ電圧線ＰＮ接合の順方向電圧によシ決定されておシ、
したがってセルに流れる電流を変えても大きな電圧の変
化はない。例えば、セルの電流を１００〜１０００倍変
化させても、トランジスタ１１のベースコレクタ間電圧
の変化は１００〜１５０ｍＶ程度である。したがって、
非選択時と選択時（読出・書込時）とでセル電流を１０
０〜１０００倍変化させても、セルは十分に２進０，１
の情報を保持していることができる。

前述したように、この特徴によシ、消費電力を減少させ
かつ高速動作を行なわせることが可能である。

第４図は本発明による半導体記憶装置のプレイ構成の一
例を示すものである。なお、第４図の記憶プレイの構成
方法紘−実施例であり、本発明の記憶セルを用いてこの
他に多種の屋の記憶アレイを作シ得ることは言うまでも
ない。

非選択状態においてはワード線１０５，１０６は全て低
レベル例えば−１６ＶＧＣある。この時には、セルのう
ち導通している側のトランジスタに流れる電流、たとえ
ばセル２０１のトランジスタ５１．１１を流れる電流は
、エミッタホロワトランジスタ３１から供給され電流源
１１０に流れ込む。この保持電流によシ、トランジスタ
１１のコレクタは例えば−２，４■になシ、トランジス
タ１１のベースは例えば−１，９ｖとなる。そのため対
となっているトランジスタ１２．５２は完全ニオフ状態
に保たれている。

読出しを行なうには、Ｖｘのうちの１つたとえばｖｘ□
を高レベルにしワード線１０５を高レベル例えば−０，
８ｖにする。ディジット線１０１〜１０４にはセルのＮ
ＰＮ）ランジスタ計よび読出・書込回路のトランジスタ
のエミッタが接続され一種のカレントスイッチを構成し
ておル、接続されているトランジスタのベース電圧の比
較の結果としてトランジスタ２３〜３０に電流が流れる
か流れないかが決定され読出しが行なわれる。例えば、
ワード線１０５が高レベル−〇、ＳＶになシ、トランジ
スタ５１．１１が導通している場合を考える。この時、
トランジスター１のベースは−１，０Ｖとなシ、トラン
ジスター２のベース電圧は−１，５Ｖとなる。一方、電
圧Ｖｒｅｆ７０は読出し時には−１，３５Ｖに、１、■
Ｗｏ７２．ＶＷ１７１は−１、７５Ｖにある。また、あ
るディジット線を選択するにはそのディジット線に接続
されたトランジスタのベース電圧Ｖ、を低レベルにする
。たとえば、ディジット線１０１．１０２を選択するに
は、電圧■１７３を低レベル−１，７５Ｖにし、その他
の電圧■、を高レベル−〇、　９５　Ｖにすればよい。

以上のように各電圧が設定されるとディジット線１０１
の電圧は最も高いベース電圧のトランジスター１によシ
決定され、電流源１１２にはセル２０１のトランジスタ
ー１から電流が流れる。選択されたもう一方のディジッ
ト線１０２では接続されたトランジスタのうち最もベー
ス電圧が高いのはトランジスタ２４であシ、したがって
トランジスタ２４からのみ電流源１１３に流れる。この
時トランジスタ２４の負荷抵抗１２１に電流が流れて電
圧降下が生じ、セル１の情報が読出しされる。セル２０
１の情報が逆、すなわちトランジスタ５２．１２が導通
している時には、同様な読出し動作によシトランジスタ
２３が導通、２４が非導通となるので読出し電圧は抵抗
１２０の電圧降下として取出される。読出された電圧は
、更にセンス増幅器で増幅され工０外部に取出される。

この読出し動作中、ディジット線１０１．　、１０２に
接続されているその他のセル２０３のトランジスタ１５
．１６のベースは−１，９Ｖまたは−２，４Ｖにあシ、
読出しには全く無関係であシ、またその情報は電流源１
１１による保持電流によシ保たれているので、情報の破
壊は行なわれない。一方、非選択のディジット線１０３
，１０４の電位は、高レベル−〇、８ＶにあるＶ、１が
ベースに印加されているトランジスタ２５．２６によシ
決定され、電流源１１４，１１５への電流はトランジス
タ２５．２６よ電流れる。したがってトランジスタ２９
．３０の負荷抵抗１２２，１２３には電圧降下が生ぜず
、読出しは行なわれない。

書込みの場合には、読出しの時と同様Ｖｘ、　Ｖ。

により書込みを行なうべき１ビツトを選択する。

たとえば、■工、が高レベル（＝ＯＶ）となシ、ワード
線１０５が高レベル−〇、８ｖになり、Ｖ、１７３が低
レベル−１，７５Ｖになったとする。書込みの場合には
電圧Ｖｒｅｆ７０は低レベル−１，７５Ｖとなる。

一方Ｖｗｏ７２　、　Ｖ、□７１は書込むべき情報にし
たがってどちらか一方が高レベル−〇、　９５　Ｖ、も
う片方が低レベル−１，７５Ｖになる。例えば、セル２
０１のトランジスタ１１が導通しておシ、１２が非導通
の状態を考える。ｖＷｏが高レベル、■１□が低レベル
であれば、電流源１１２，１１３へはそれぞれトランジ
スタ１１．２２から電流が流れ込む。この状態は読出し
の状態と同じであシ、セル２０１の情報はそのまま保た
れる。セル２０１に逆情報を書込むにはＶｗｏを低レベ
ル−１，７５Ｖ、■Ｗ１を高レベル−〇、　９５　Ｖに
すればよい。書込み前の状態ではトランジスタ１１０ベ
ース電圧は−１、ＩＶ、）ランジスタ１２のベース電圧
は−１，６■であるから、電流源１１２へはトランジス
タ２１から電流が流れる。したがってセル２０１のトラ
ンジスタ５１．１１には保持電流のみが流れるようにな
る。一方デイジツト線１０２に接続されたトランジスタ
２０，２２．２４のベース電圧は全て−１，７５Ｖであ
シトランジスタ１２のベースは−１，６Ｖであるから電
流源１１３へはトランジスタ１２よシミ流が流れ出す。

トランジスタ１２が導通すると、トランジスタ５１のコ
レクタ電流はトランジスタ１２のコレクタ電流として流
れトランジスタ１１のベース電流は流れなくなる。この
ためには、ＰＮＰ　トランジスタの直流増幅率をｈＦ、
ｌ！（Ｐ）、ＮＰＮ）ランジスタの直流増幅率をｈＦＩ
Ｂ（Ｎ）として、ｈＦｌ　（Ｐ）　＞＞　１　／　ｈＦ
ｌ　（Ｎ）が通常成立するから（通常ｈＦｉｌ（Ｐ）　
””　’　＋　ｈＦ肩（Ｎ）−５０）■Ｒ／ＩＨ＞ｈＦ
Ｂ（Ｐ）が成立しなくてはならない。但し工、は電流源１１２〜
１１５の電流すなわち読出・書込み電流であり、■□は
電流源１１０，１１１の電流、すなわち保持電流である
。このように工Ｒ／工□を大きくとるのは、消費電力を
小さくシぶつ高速化する上で好ましいことである。

本発明の記憶装置は、読出しのさいの記憶セルの２重選
択にも情報が破壊されないという利点をもっている。す
なわち、！＠１図の記憶セルを第４図のアレイのセルと
して使用すると、ｖｘ□＊　ｖＸ２が同時に高レベルに
なった時には、セルの情報が破壊される。しかし、本発
明のセルでは、セル各部の電圧はセルに流れる電流には
ほとんど無関係に決まるので■工□＋　ＶＸ２　が同時
に選択されても情報の破壊は行なわれない。このことも
、本発明の記憶セルの動作を非常に安定なものとしてい
る。

第５図鉱更に高速な動作をするように改良した実施例で
ある。６１．６２はシ冒ットキーダイオードであシ、そ
れぞれトランジスタ１１．５１および１２．５２の飽和
を防ぎ、高速動作が可能となる。この実施例では、２進
情報０，１の電圧差は、シ目ットキーダイオードの順方
向電圧で決定される。

第６図り本発明のもう１つの実施例であシ、第２図の実
施例に更に抵抗６３が付加され、動作の安定化が計られ
ている。前述し尼ように、本発明の記憶セルの内部の電
圧はセルに流れる電流にはあまシ依らないので、抵抗６
３の値は大きくばらついてもかまわぬので、抵抗として
エピタキシャル層を使用でき、小型に作シ得る。

なお、以上では、ダブルエミッタトランジスタをＮＰＮ
型、シングルエミッタトランジスタをＰＮＰ型として説
明してきたが、本発明のセルはダブルエミッタＰＮＰと
シングルエミッタＮＰＮのトランジスタでも同様に構成
できることは言うまでもない。

【図面の簡単な説明】

第１図は従来から広く使用されている記憶セルの回路図
、第２図は本発明の記憶セルの一実施例の回路図、第３
図は第２図の記憶セルを集積化した一実施例の断面図、
第４図は本発明の記憶セルを用いた記憶セルアレイの一
実施例の回路図、第５図は本発明の記憶セルのもう１つ
の実施例の回路図、第６図は本発明の記憶セルの更にも
う１つの実施例の回路図である。１１．１２はＮＰＮ）ランジスタ、５１．５２はＰＮＰ
）ランジスタである。第１図第Ｚ図尾、、３図第４ス

Claims

【特許請求の範囲】１、第１の導電型の第１および第２のトランジスタと、
前記第１の導電型とは異なる第２の導電型を有し、それ
ぞれ少くとも２つのエミッタをもつ第３および第４のト
ランジスタとを備え、前記第１のトランジスタのベース
およびコレクタを前記第３のトランジスタのコレクタお
よびベースにそれぞれ接続し、前記第２のトランジスタ
のベースおよびコレクタを前記第４のトランジスタのコ
レクタおよびベースにそれぞれ接続し、前記第３のトラ
ンジスタのベースおよびコレクタを前記第４のトランジ
スタのコレクタおよびベースにそれぞれ接続した半導体
記憶セルを複数個マトリックス状に配列し、前記半導体
記憶セルの前記第１および第２のトランジスタのエミ、
りをワード線に接続し、前記第３および第４のトランジ
スタの第１のエミッタをディジット線に接続し、該ディ
ジット線を第１の電流源に接続し、前記第３および第４
のトランジスタの第２のエミ、りを第２の電流源に接続
し、かつ、前記ディジット線対応に第２の導電型の第５
のトランジスタを備え、該第５のトランジスタのエミッ
タを前記ディジット線に接続し、ベースを基準電圧源に
接続し、前記半導体記憶セルの選択時には、該半導体記
憶セルから前記第１の電流源に選択電流を流し、前記半
導体記憶セルの非選択時には、該単導体記憶セルから前
記第２の電流源に保持電流を流すようにし、さらに、前
記第５のトランジスタのコレクタかう読出し出力を得る
ようにしたととを特徴とする半導体記憶装置。２、前記第２の電流源を複数個の半導体記憶セルに共通
に設けたことを特徴とする特許請求範囲第１項記載の半
導体記憶装置。