JPS6126159B2 - - Google Patents
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- JPS6126159B2 JPS6126159B2 JP8899581A JP8899581A JPS6126159B2 JP S6126159 B2 JPS6126159 B2 JP S6126159B2 JP 8899581 A JP8899581 A JP 8899581A JP 8899581 A JP8899581 A JP 8899581A JP S6126159 B2 JPS6126159 B2 JP S6126159B2
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- 239000004065 semiconductor Substances 0.000 claims description 5
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- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
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Landscapes
- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は電気的に書込みができる記憶素子を持
つ半導体集積回路に関するものである。
つ半導体集積回路に関するものである。
電気的に書込み可能な記憶素子（以下、プログ
ラマブル素子）は、プログラマブル・リード・オ
ンリー・メモリ（PROM）や、フイールド・プロ
グラマブル・ロジツク・アレイ（FPLA）等の集
積回路に用いられる。この場合、プログラマブル
素子は選択的に読み出し、書き込みができるよう
に、すなわち、相互間を電気的に分離できるよう
にデカツプル素子と対となつて１セルを構成し、
このセルがＸ線群とＹ線群の交点に配され、アレ
イを構成する。
ラマブル素子）は、プログラマブル・リード・オ
ンリー・メモリ（PROM）や、フイールド・プロ
グラマブル・ロジツク・アレイ（FPLA）等の集
積回路に用いられる。この場合、プログラマブル
素子は選択的に読み出し、書き込みができるよう
に、すなわち、相互間を電気的に分離できるよう
にデカツプル素子と対となつて１セルを構成し、
このセルがＸ線群とＹ線群の交点に配され、アレ
イを構成する。
PROMやFPLA等のプログラマブル集積回路を
高集積化、高速化する場合、そのセルに必要とさ
れる要件は、(イ)セルの面積が小さい事。(ロ)セルの
寄生容量が小さい事である。
高集積化、高速化する場合、そのセルに必要とさ
れる要件は、(イ)セルの面積が小さい事。(ロ)セルの
寄生容量が小さい事である。
従来より使われているセルの代表的な例を第１
図に示す。同図ａではプログラマブル素子はヒユ
ーズ１１で、デカツプル素子は増幅を兼ねたトラ
ンジスタ１２である。ヒユーズ１１は、未書込状
態ではオーム性であり、一定以上の電力を加える
と開放となる。同図ｂではプログラマブル素子は
ヒユーズ１３であり、デカツプル素子はシヨツト
キ・バリア・ダイオード（SBD）１４である。同
図Ｃはベース開放の１つのトランジスタ１５のみ
であるが、これは等価的に逆直列接続の２つの
PN接合ダイオードで表わせる。ここでベース・
エミツタ接合がプログラマブル素子となり、ベー
ス・コレクタ接合がデカツプル素子である。この
方式ではベース・エミツタダイオードに逆方向に
（トランジスタで言えばエミツタからコレクタの
方向）一定以上の電流を流して短絡させる。
図に示す。同図ａではプログラマブル素子はヒユ
ーズ１１で、デカツプル素子は増幅を兼ねたトラ
ンジスタ１２である。ヒユーズ１１は、未書込状
態ではオーム性であり、一定以上の電力を加える
と開放となる。同図ｂではプログラマブル素子は
ヒユーズ１３であり、デカツプル素子はシヨツト
キ・バリア・ダイオード（SBD）１４である。同
図Ｃはベース開放の１つのトランジスタ１５のみ
であるが、これは等価的に逆直列接続の２つの
PN接合ダイオードで表わせる。ここでベース・
エミツタ接合がプログラマブル素子となり、ベー
ス・コレクタ接合がデカツプル素子である。この
方式ではベース・エミツタダイオードに逆方向に
（トランジスタで言えばエミツタからコレクタの
方向）一定以上の電流を流して短絡させる。
この３つの従来例を、先に挙げた高密度化、高
速化の要件に照らして見ると、第１図ａは１セル
にトランジスタのエミツタ及びベースコンタクト
及びヒユーズが入り、同じ設計ルールで設計すれ
ば１番大きくなる。第１図ｂはヒユーズとSBD用
の穴だけでよく比較的小さくできる。第１図Ｃは
エミツタの穴１つでよいので一番小さくできる。
しかし第１図ｂのSBDのカソード及び第１図Ｃの
コレクタ（共にＸ線側）には、基板との接合容量
が付き、スピードを遅くするという欠点がある。
速化の要件に照らして見ると、第１図ａは１セル
にトランジスタのエミツタ及びベースコンタクト
及びヒユーズが入り、同じ設計ルールで設計すれ
ば１番大きくなる。第１図ｂはヒユーズとSBD用
の穴だけでよく比較的小さくできる。第１図Ｃは
エミツタの穴１つでよいので一番小さくできる。
しかし第１図ｂのSBDのカソード及び第１図Ｃの
コレクタ（共にＸ線側）には、基板との接合容量
が付き、スピードを遅くするという欠点がある。
本発明の目的は上記の従来例のような欠点のな
いすなわち、小型で寄生容量の小さなセルを使
い、高集積度の高速なPROM又はFPLAのような
プログラマブル集積回路を提供することにある。
いすなわち、小型で寄生容量の小さなセルを使
い、高集積度の高速なPROM又はFPLAのような
プログラマブル集積回路を提供することにある。
本発明では、一定以上の電流を流すことにより
開放となるダイオードでダイオード・アレイを作
れば、このダイオードはプログラマブル素子とデ
カツプル素子の両方の働きを兼ねるので、１素子
でセルを構成できることに注目する。このダイオ
ードは未書込ならデカツプル素子として働き、書
込んで開放とすればプログラマブル素子の働きを
する。書込後はデカツプル素子もなくなるが、短
絡ではなく、開放となるのでなくてもよい。
開放となるダイオードでダイオード・アレイを作
れば、このダイオードはプログラマブル素子とデ
カツプル素子の両方の働きを兼ねるので、１素子
でセルを構成できることに注目する。このダイオ
ードは未書込ならデカツプル素子として働き、書
込んで開放とすればプログラマブル素子の働きを
する。書込後はデカツプル素子もなくなるが、短
絡ではなく、開放となるのでなくてもよい。
また本発明では多結晶硅素のPN接合ダイオー
ドが一定以上の電流又は電圧を加える事で開放と
なるという実験的事実に注目する。
ドが一定以上の電流又は電圧を加える事で開放と
なるという実験的事実に注目する。
また本発明では、このダイオードが絶縁膜上に
作られるので基板との寄生容量を従来のものと比
べ非常に小さくできることに注目する。
作られるので基板との寄生容量を従来のものと比
べ非常に小さくできることに注目する。
本発明では、一定以上の電流又は電圧を加える
ことにより開放となるダイオードを用いて、ダイ
オード・アレイを構成し、目的のダイオードに選
択的に電流を流す回路を配して、PROMやFPLA
のようなプログラマブル集積回路を構成する。上
記ダイオード特性は多結晶硅素のPN接合を用い
ることにより実現できる。このようにして、上記
目的は本発明により達成される。
ことにより開放となるダイオードを用いて、ダイ
オード・アレイを構成し、目的のダイオードに選
択的に電流を流す回路を配して、PROMやFPLA
のようなプログラマブル集積回路を構成する。上
記ダイオード特性は多結晶硅素のPN接合を用い
ることにより実現できる。このようにして、上記
目的は本発明により達成される。
次に図面を用いて本発明の説明を行う。
第２図に本発明で用いるポリシリダイオードの
断面図を示す。平面的幅は３μとしてある。この
ダイオードは以下のように作られる。半導体基板
２１の上面を覆う酸化膜２２上に多結晶硅素を成
長し、窒化硅素膜で覆い、光蝕刻技術を用いて多
結晶硅素で素子を形成したい部分の窒化硅素膜の
み残し、他の領域を選択的に下の酸化膜２２に達
するまで酸化する２３。次に窒化膜の右半分を取
り除き、ボロンを拡散の後、表面を酸化する。さ
らに残りの窒化膜を除去して燐を拡散の後、表面
を酸化する。２４がボロンが拡散されたＰ型領
域、２５が燐が拡散されたＮ型領域、２６がその
両方を覆う酸化膜である。次に、Ｐ側、Ｎ側両方
にコンタクト用開孔２７をあけ、配線を行う２
８，２９。
断面図を示す。平面的幅は３μとしてある。この
ダイオードは以下のように作られる。半導体基板
２１の上面を覆う酸化膜２２上に多結晶硅素を成
長し、窒化硅素膜で覆い、光蝕刻技術を用いて多
結晶硅素で素子を形成したい部分の窒化硅素膜の
み残し、他の領域を選択的に下の酸化膜２２に達
するまで酸化する２３。次に窒化膜の右半分を取
り除き、ボロンを拡散の後、表面を酸化する。さ
らに残りの窒化膜を除去して燐を拡散の後、表面
を酸化する。２４がボロンが拡散されたＰ型領
域、２５が燐が拡散されたＮ型領域、２６がその
両方を覆う酸化膜である。次に、Ｐ側、Ｎ側両方
にコンタクト用開孔２７をあけ、配線を行う２
８，２９。
このダイオード自体の面積は約40μ２である
が、アレイとして構成した時でも１セル当り200
μ２以下で従来例第１図のａの約1/4、Ｃの最少
のものの約半分となる。
が、アレイとして構成した時でも１セル当り200
μ２以下で従来例第１図のａの約1/4、Ｃの最少
のものの約半分となる。
またこのダイオードのカソード側の寄生容量は
256コ並んだ場合、配線も含めて1eF以下であ
る。従来例第１図ｂ，ｃの場合10pF前後である
から、実に10分の１に激減できる。
256コ並んだ場合、配線も含めて1eF以下であ
る。従来例第１図ｂ，ｃの場合10pF前後である
から、実に10分の１に激減できる。
このダイオードの電気的特性を第３図に示す。
書込むときは逆方向に30〜50mA以上の電流を流
す事で開放にできる。順方向でも同様に書込む事
ができる。電流を増せば書込み時間が短くでき
る。ダイオードの両端に定電圧を加えても開放に
する事ができる。逆方向に電圧を加えるときは
6v以上でよく、順方向の場合は約4.5vでよい。こ
れらの電流・電圧は多結晶硅素形成時の条件や形
成後の熱の加わり方により変わる。
書込むときは逆方向に30〜50mA以上の電流を流
す事で開放にできる。順方向でも同様に書込む事
ができる。電流を増せば書込み時間が短くでき
る。ダイオードの両端に定電圧を加えても開放に
する事ができる。逆方向に電圧を加えるときは
6v以上でよく、順方向の場合は約4.5vでよい。こ
れらの電流・電圧は多結晶硅素形成時の条件や形
成後の熱の加わり方により変わる。
次に第４図に本発明の１つの応用例である64K
ビツト・４出力のPROMの書き込み系の構成を示
す。書込みによつて開放となるダイオード４１が
ダイオードアレイ４２を構成する。Ｘ側アドレス
入力A0〜A7はＸデコーダ４３に入り、その256本
の出力が各々Ｘドライバ４４に入り、ダイオード
アレイのＸ線につながる。Ｙ側アドレス入力A8
〜A13は４コのＹデコーダ４５に並列に入り、
各々のＹデコーダ４５から出た出力線はＹドライ
バ４６につながる。各々のＹドライバ４６には書
込み電圧供給用端子４７がそれぞれ付いている。
ビツト・４出力のPROMの書き込み系の構成を示
す。書込みによつて開放となるダイオード４１が
ダイオードアレイ４２を構成する。Ｘ側アドレス
入力A0〜A7はＸデコーダ４３に入り、その256本
の出力が各々Ｘドライバ４４に入り、ダイオード
アレイのＸ線につながる。Ｙ側アドレス入力A8
〜A13は４コのＹデコーダ４５に並列に入り、
各々のＹデコーダ４５から出た出力線はＹドライ
バ４６につながる。各々のＹドライバ４６には書
込み電圧供給用端子４７がそれぞれ付いている。
Ｘ，Ｙドライバの回路例を第５図ａ，ｂに示
す。図中の番号は第４図のものと一致させてあ
る。
す。図中の番号は第４図のものと一致させてあ
る。
この回路では、ダイオードに順方向に電圧をか
けて書込む。この場合、目的のダスイオード以外
のダイオードが、順方向−逆方向−順方向とつな
がつた形で、目的のダイオードの両端に並列に接
続されている事になるので、他のセルへ書込電源
があまり漏れないようにするには、２倍の順方向
電圧と逆耐圧の和より低い電圧で書き込む必要が
ある。前に挙げたダイオードでは、順方向電圧
（電流0.1μＡ）の２倍は1v、逆耐圧（0.1μＡ）
は4.5vであつたら、その和5.5vより低い電圧なら
よい。また書込み電圧は4.5v以上あればよいの
で、この回路構成で書込むときは、適当なアドレ
スを決めた後、書込端子（第４図、第５図４７）
に7.5v〜8.5Vかければよい。（ダイオードには約
4.5v〜5.5vかかる）。
けて書込む。この場合、目的のダスイオード以外
のダイオードが、順方向−逆方向−順方向とつな
がつた形で、目的のダイオードの両端に並列に接
続されている事になるので、他のセルへ書込電源
があまり漏れないようにするには、２倍の順方向
電圧と逆耐圧の和より低い電圧で書き込む必要が
ある。前に挙げたダイオードでは、順方向電圧
（電流0.1μＡ）の２倍は1v、逆耐圧（0.1μＡ）
は4.5vであつたら、その和5.5vより低い電圧なら
よい。また書込み電圧は4.5v以上あればよいの
で、この回路構成で書込むときは、適当なアドレ
スを決めた後、書込端子（第４図、第５図４７）
に7.5v〜8.5Vかければよい。（ダイオードには約
4.5v〜5.5vかかる）。
上記実施例では書込みは順方向バイアスによつ
て行つたが、逆方向バイアスで行う事もできる。
例えば第４図で、ダイオードの向きをすべて逆に
すればよい。この場合、書込電流の他のダイオー
ドへの漏れは、２倍の逆耐圧と１つの順方向電圧
の和より高い電圧で起る。前記ダイオードではこ
れが9.5vとなる。逆方向に電圧をかけて書込む場
合6.0v必要であつたから、この例ではダイオード
に6.0〜9.5vかかるようにすれば書込める。前に
述べたように書込電圧電流は、多結晶硅素の作成
条件により変わるので、それに応じて変える必要
がある。
て行つたが、逆方向バイアスで行う事もできる。
例えば第４図で、ダイオードの向きをすべて逆に
すればよい。この場合、書込電流の他のダイオー
ドへの漏れは、２倍の逆耐圧と１つの順方向電圧
の和より高い電圧で起る。前記ダイオードではこ
れが9.5vとなる。逆方向に電圧をかけて書込む場
合6.0v必要であつたから、この例ではダイオード
に6.0〜9.5vかかるようにすれば書込める。前に
述べたように書込電圧電流は、多結晶硅素の作成
条件により変わるので、それに応じて変える必要
がある。
以上述べたように本発明によれば１セルの占有
面積が小さくできるので集積度を高くでき、１セ
ルに付く寄生容量が従来例に比べ激減できるので
速度を大幅に向上できる。
面積が小さくできるので集積度を高くでき、１セ
ルに付く寄生容量が従来例に比べ激減できるので
速度を大幅に向上できる。
第１図はプログラマブル素子の従来例を示す
図、第２図は本発明の中で用いる多結晶硅素PN
接合ダイオードの例を示す図、第３図は上記ダイ
オードの電気的特性を示す図、第４図は本発明の
実施例である64KビツトPROMの書込系を示す
図、第５図は実施例に用いたＸドライバ及びＹド
ライバを示す図である。 ２１……半導体基板、２２……酸化膜、２３…
…酸化膜、２４……多結晶硅素Ｐ型領域、２５…
…Ｎ型領域、２８……配線、４１……多結晶硅素
PNダイオード、４２……ダイオードアレイ、４
４……Ｘドライバー、４６……Ｙドライバ。
図、第２図は本発明の中で用いる多結晶硅素PN
接合ダイオードの例を示す図、第３図は上記ダイ
オードの電気的特性を示す図、第４図は本発明の
実施例である64KビツトPROMの書込系を示す
図、第５図は実施例に用いたＸドライバ及びＹド
ライバを示す図である。 ２１……半導体基板、２２……酸化膜、２３…
…酸化膜、２４……多結晶硅素Ｐ型領域、２５…
…Ｎ型領域、２８……配線、４１……多結晶硅素
PNダイオード、４２……ダイオードアレイ、４
４……Ｘドライバー、４６……Ｙドライバ。
Claims (1)
- 【特許請求の範囲】 １ 順方向又は逆方向に一定以上の電流又は電圧
を加えることにより開放となるダイオードを用い
て構成したダイオード・アレイと、目的のダイオ
ードを選択し、そのダイオードを開放とするため
の電流を流す手段を有する半導体集積回路。 ２ 上記ダイオードが多結晶硅素のＰ−Ｎ接合で
できていることを特徴とする特許請求の範囲第１
項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8899581A JPS57203293A (en) | 1981-06-10 | 1981-06-10 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8899581A JPS57203293A (en) | 1981-06-10 | 1981-06-10 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57203293A JPS57203293A (en) | 1982-12-13 |
| JPS6126159B2 true JPS6126159B2 (ja) | 1986-06-19 |
Family
ID=13958388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8899581A Granted JPS57203293A (en) | 1981-06-10 | 1981-06-10 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57203293A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5673218A (en) * | 1996-03-05 | 1997-09-30 | Shepard; Daniel R. | Dual-addressed rectifier storage device |
| US7813157B2 (en) | 2007-10-29 | 2010-10-12 | Contour Semiconductor, Inc. | Non-linear conductor memory |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5415623A (en) * | 1977-07-06 | 1979-02-05 | Nec Corp | Semiconductor memory unit |
-
1981
- 1981-06-10 JP JP8899581A patent/JPS57203293A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5415623A (en) * | 1977-07-06 | 1979-02-05 | Nec Corp | Semiconductor memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57203293A (en) | 1982-12-13 |
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