JPH03255722A - D/a変換器 - Google Patents
D/a変換器Info
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- JPH03255722A JPH03255722A JP5542790A JP5542790A JPH03255722A JP H03255722 A JPH03255722 A JP H03255722A JP 5542790 A JP5542790 A JP 5542790A JP 5542790 A JP5542790 A JP 5542790A JP H03255722 A JPH03255722 A JP H03255722A
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- JP
- Japan
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- analog
- conversion
- operational amplifier
- resolution
- output
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- Pending
Links
- 230000003321 amplification Effects 0.000 claims abstract description 8
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 8
- 238000006243 chemical reaction Methods 0.000 abstract description 23
- 238000003491 array Methods 0.000 abstract description 2
- 230000002194 synthesizing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 230000004886 head movement Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 201000005569 Gout Diseases 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
Landscapes
- Adjustment Of The Magnetic Head Position Track Following On Tapes (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル信号の各ビットに対応したアナログ信
号をそれぞれ出力する抵抗アレイと、抵抗アレイから出
力された各アナログ信号を合成増幅して出力する演算増
幅器とからなるD/A変換器に関する。
号をそれぞれ出力する抵抗アレイと、抵抗アレイから出
力された各アナログ信号を合成増幅して出力する演算増
幅器とからなるD/A変換器に関する。
(従来の技術)
ハードディスクやフロッピーディスクのテークをリード
/ライトするヘットの位置決めは、ヘットとトラックの
位置ずれ量を修正する様にモータを制御し、ヘットをト
ラックに追従させる。このような位置決め方式は、マイ
クロコンピュータて鯖密に計算されたヘットの移動情報
のデジタル値を、D/A変換器を用いてアナロク値に変
換してモータをドライブすることにより行なわれる。通
常このような制御方式では、位置決め精度は主にD/A
変換器の変換精度に左右される部分か大きい。
/ライトするヘットの位置決めは、ヘットとトラックの
位置ずれ量を修正する様にモータを制御し、ヘットをト
ラックに追従させる。このような位置決め方式は、マイ
クロコンピュータて鯖密に計算されたヘットの移動情報
のデジタル値を、D/A変換器を用いてアナロク値に変
換してモータをドライブすることにより行なわれる。通
常このような制御方式では、位置決め精度は主にD/A
変換器の変換精度に左右される部分か大きい。
第6図はこの種のD/Aコンパ〜りの従来例を示すブロ
ック図、第7図はヘット移動時の速度プロフィールを示
す図である。
ック図、第7図はヘット移動時の速度プロフィールを示
す図である。
このD/A変換器はn+1ビットの分解能を有するもの
であって、入力端子夏。、11.〜1、に印加される論
理レベルにより、それぞれスイッチS。、Sl、〜、S
oをオンまたはオフさせる。抵抗R,,R,,〜、Rn
はそれぞれ適当に重み付けされており、オン状態のスイ
ッチS、、S、、〜、Soを介して供給される基準電圧
V refを演算増幅器A1の反転入力端に供給する。
であって、入力端子夏。、11.〜1、に印加される論
理レベルにより、それぞれスイッチS。、Sl、〜、S
oをオンまたはオフさせる。抵抗R,,R,,〜、Rn
はそれぞれ適当に重み付けされており、オン状態のスイ
ッチS、、S、、〜、Soを介して供給される基準電圧
V refを演算増幅器A1の反転入力端に供給する。
演算増幅器A1は、出力が帰還抵抗Rrにより反転入力
端に帰還され、非反転入力端がグランドに接続されてい
る。
端に帰還され、非反転入力端がグランドに接続されてい
る。
次に第6図のD/A変換器がヘッド位置決めに用いられ
た際の動作について第7図を参照して説明する。
た際の動作について第7図を参照して説明する。
特性線が平らな通常制御動作時に比較し、S7部分つま
り速度“0”近辺の位置決め制御時には高精度の制御か
要求される。例えば、殆どの部分のD/A変換器に対す
る要求精度は基準電圧V refに対し8ビツトのD/
A変換によって得られる分解能で充分であるが、S7部
分の制御に必要な分解能を得る為には基準電圧V re
fに対しては16ビツトのD/A変換を行うことを求め
られることがある。このように同一制御体系中に、ある
一部分でも高精度を要求される部分がある場合には一定
の基準電圧V refに対しては全体の制御の精度を上
げることにより対処するしかなく、最も高精度を要求さ
れた部分の精度に合せる必要があるため、全体制御を1
6ビツト蹟度のD/A変換器を用いて行う必要が生じる
。
り速度“0”近辺の位置決め制御時には高精度の制御か
要求される。例えば、殆どの部分のD/A変換器に対す
る要求精度は基準電圧V refに対し8ビツトのD/
A変換によって得られる分解能で充分であるが、S7部
分の制御に必要な分解能を得る為には基準電圧V re
fに対しては16ビツトのD/A変換を行うことを求め
られることがある。このように同一制御体系中に、ある
一部分でも高精度を要求される部分がある場合には一定
の基準電圧V refに対しては全体の制御の精度を上
げることにより対処するしかなく、最も高精度を要求さ
れた部分の精度に合せる必要があるため、全体制御を1
6ビツト蹟度のD/A変換器を用いて行う必要が生じる
。
上述した従来のD/A変換器は、同一制御体系中て要求
精度が異なる制御か必要な場合には、高精度を要求され
る制御精度に全制御を統一し同高精度を維持しなければ
ならなくなり、制御回路の小型化・低コスト化をはかる
ためにシングルチップのマイクロコンピュータ等で実現
しようとする場合にも、通常動作時の要求精度からする
と過度の性能が必要となり、制御回路が大型化・高コス
ト化してしまうという欠点がある。
精度が異なる制御か必要な場合には、高精度を要求され
る制御精度に全制御を統一し同高精度を維持しなければ
ならなくなり、制御回路の小型化・低コスト化をはかる
ためにシングルチップのマイクロコンピュータ等で実現
しようとする場合にも、通常動作時の要求精度からする
と過度の性能が必要となり、制御回路が大型化・高コス
ト化してしまうという欠点がある。
本発明は上記の欠点に鑑み、同一制御体系中で異なった
分解能を要求された場合にD/A変換器の変換精度を変
えることなく分解能を切換えることのできるD/A変換
器を提供することを目的とする。
分解能を要求された場合にD/A変換器の変換精度を変
えることなく分解能を切換えることのできるD/A変換
器を提供することを目的とする。
本発明のD/A変換器は、デジタル信号が印加された各
抵抗アレイから出力される各アナログ信号を合成増幅し
て出力する演算増幅器の増幅率を変化させる増幅率制御
手段を有する。
抵抗アレイから出力される各アナログ信号を合成増幅し
て出力する演算増幅器の増幅率を変化させる増幅率制御
手段を有する。
(作用〕
印加すべきデジタル信号に対する2’−1(nは正整数
)倍のデジタル信号を加え演算増幅器の増幅率を1/(
2°−1)にして、A/D変換の変換ステップを増加す
る。
)倍のデジタル信号を加え演算増幅器の増幅率を1/(
2°−1)にして、A/D変換の変換ステップを増加す
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明のD/A変換器の第1の実施例を示すブ
ロック図、第2図は第1図の実施例の動作を示す波形図
、第3図は演算増幅器の等価回路である。
ロック図、第2図は第1図の実施例の動作を示す波形図
、第3図は演算増幅器の等価回路である。
本実施例はデジタル人力が3ビツトの場合を示すもので
ある。入力端子1o、II、12にはデジタル信号の各
ビットが印加される。スイッチSo 、St 、S2は
それぞれ入力端子10.I、。
ある。入力端子1o、II、12にはデジタル信号の各
ビットが印加される。スイッチSo 、St 、S2は
それぞれ入力端子10.I、。
I2に印加される論理値“1”、“0”により制御され
、“1”レベルが入力された端子に対応するスイッチS
。、S、、S2が導通し、“0°゛レベルが入力された
端子に対応するスイッチS。。
、“1”レベルが入力された端子に対応するスイッチS
。、S、、S2が導通し、“0°゛レベルが入力された
端子に対応するスイッチS。。
S、、S2が遮断される。従って、入力端子io、II
、12に印加された論理値に対応して基準電圧V re
fか抵抗R8,R,、R2側に伝達される。抵抗R8,
R,、R2はそれぞれが重みつけされており、スイッチ
S。、S、、S2により選択され、抵抗の並列合成抵抗
が可変できる抵抗アレイて、演算増幅器A、の反転入力
端子に接続されている。ここて、抵抗R,,R,,R2
゜R,、R,、はRo =2Rr 、Rt =4Rr
、R2=8Rf、Rt+=7Reと重みづけされた抵抗
値を持っている。又、スイッチSfは制御信号pHによ
り前記抵抗アレイと演算増幅器A、の反転入力端子の接
続点Aと、R,もしくはRflを導通させる様になフて
いる。通常動作時は、SfによりRo 、Rt 、R2
の抵抗アレイとRfが接続されているため入力端子1o
、II、12の人力に対し第2図の線(a)に示すよう
にO(v) 〜V ret (v)のアナログ出力Ou
tを出力する。つまり、第3図に示すような抵抗R3,
、R32と演算増幅器A3.により構成された回路にお
いては、出力電圧Voは入力端子Viに対し、抵抗R3
IとR32の抵抗値の比率に比例した値を出力するので
、抵抗アレイRo 、R+ 、R2の合成抵抗値を入力
端子I。。
、12に印加された論理値に対応して基準電圧V re
fか抵抗R8,R,、R2側に伝達される。抵抗R8,
R,、R2はそれぞれが重みつけされており、スイッチ
S。、S、、S2により選択され、抵抗の並列合成抵抗
が可変できる抵抗アレイて、演算増幅器A、の反転入力
端子に接続されている。ここて、抵抗R,,R,,R2
゜R,、R,、はRo =2Rr 、Rt =4Rr
、R2=8Rf、Rt+=7Reと重みづけされた抵抗
値を持っている。又、スイッチSfは制御信号pHによ
り前記抵抗アレイと演算増幅器A、の反転入力端子の接
続点Aと、R,もしくはRflを導通させる様になフて
いる。通常動作時は、SfによりRo 、Rt 、R2
の抵抗アレイとRfが接続されているため入力端子1o
、II、12の人力に対し第2図の線(a)に示すよう
にO(v) 〜V ret (v)のアナログ出力Ou
tを出力する。つまり、第3図に示すような抵抗R3,
、R32と演算増幅器A3.により構成された回路にお
いては、出力電圧Voは入力端子Viに対し、抵抗R3
IとR32の抵抗値の比率に比例した値を出力するので
、抵抗アレイRo 、R+ 、R2の合成抵抗値を入力
端子I。。
1、、I2に印加される入力に対応して変化させ、入力
に対応したアナログ出力を得ることかできる。
に対応したアナログ出力を得ることかできる。
次に、第2図0(v)近辺の間のアナログ電圧を鯖密に
制御を行う場合を説明する。制御信号pHによりスイッ
チSfをR,からRfIへ切換えることによりI。、I
、、I2の人力に対しD/A変換のアナログ出力の範囲
をR−r/Rr+にすることになり、1/7に狭められ
たレンジを同一の分解能で分解することになるので、第
2図の線(D)に示す、より分解能の高いD/A変換が
行われ、0(v)〜x(v)(x:x=vref/7(
v))のアナログ出力Outを出力することがてきる。
制御を行う場合を説明する。制御信号pHによりスイッ
チSfをR,からRfIへ切換えることによりI。、I
、、I2の人力に対しD/A変換のアナログ出力の範囲
をR−r/Rr+にすることになり、1/7に狭められ
たレンジを同一の分解能で分解することになるので、第
2図の線(D)に示す、より分解能の高いD/A変換が
行われ、0(v)〜x(v)(x:x=vref/7(
v))のアナログ出力Outを出力することがてきる。
つまり、本実施例ては、Ro 、 Rr 、 R2の抵
抗アレイの合成抵抗値と演算増幅器の帰還抵抗の間の抵
抗比率を変えることにより出力電圧幅を変え、D/A変
換の分解能を切換えることができる。つまり、従来00
1から000のデジタル信号により出力されるアナログ
出力は1ステツプてあったものをデジタル信号001に
より出力されるアナログ値をデジタル信号111にて出
力されるアナログ値とし、演算増幅器の増幅率を1/7
とすることにより、8ステツプに分解能を上げているの
である。
抗アレイの合成抵抗値と演算増幅器の帰還抵抗の間の抵
抗比率を変えることにより出力電圧幅を変え、D/A変
換の分解能を切換えることができる。つまり、従来00
1から000のデジタル信号により出力されるアナログ
出力は1ステツプてあったものをデジタル信号001に
より出力されるアナログ値をデジタル信号111にて出
力されるアナログ値とし、演算増幅器の増幅率を1/7
とすることにより、8ステツプに分解能を上げているの
である。
第4図は本発明の第2の実施例を示すブロック図、第5
図は第4図のD/A変換開始電圧制御回路G、を詳細に
示す回路図である。
図は第4図のD/A変換開始電圧制御回路G、を詳細に
示す回路図である。
本実施例は第1図の実施例の演算増幅器A1の非反転入
力端とグランドとの間にD/A変換開始電圧制御回路G
、を付加したものである。
力端とグランドとの間にD/A変換開始電圧制御回路G
、を付加したものである。
D/A変換開始電圧制御回路G1は、スイッチSSIと
抵抗R1,1,R52を含み、制御信号Q11によりス
イッチを制御することにより出力G。U7の電圧を制御
し、演算増幅器A1の非反転入力端子にオフセットをか
ける。
抵抗R1,1,R52を含み、制御信号Q11によりス
イッチを制御することにより出力G。U7の電圧を制御
し、演算増幅器A1の非反転入力端子にオフセットをか
ける。
通常動作時は、出力GoUTがクランドに接続されてお
り、スイッチSfにより抵抗アレイR6゜R,、R2ど
抵抗Rfか接続されているため入力端子I。、I、、I
2の人力に対し第2図の線(a)に示すようにo (v
) 〜v rer (v)のアナログ出力Outを出力
する。
り、スイッチSfにより抵抗アレイR6゜R,、R2ど
抵抗Rfか接続されているため入力端子I。、I、、I
2の人力に対し第2図の線(a)に示すようにo (v
) 〜v rer (v)のアナログ出力Outを出力
する。
次に、第2図Y (v)〜Z (v)に示すようなY
(v)の電圧からvref/7の範囲を持つアナログ電
圧出力を行う場合には、QIl信号により非反転入力端
子の接続電圧を0(v)からY (v)へと変更するこ
とにより、D/A変換開始電圧をY (v)とする。さ
らに、第1の実施例に示したのと同様の方法により入力
端子I。+ 1+’2の人力に対し、より分解能の高
いD/A変換を行い第2図の線(C)に示す、Y (v
)〜Z (v)のアナログ出力Outを出力することが
可能となる。
(v)の電圧からvref/7の範囲を持つアナログ電
圧出力を行う場合には、QIl信号により非反転入力端
子の接続電圧を0(v)からY (v)へと変更するこ
とにより、D/A変換開始電圧をY (v)とする。さ
らに、第1の実施例に示したのと同様の方法により入力
端子I。+ 1+’2の人力に対し、より分解能の高
いD/A変換を行い第2図の線(C)に示す、Y (v
)〜Z (v)のアナログ出力Outを出力することが
可能となる。
従って本実施例では、抵抗R5,、R52の値を適当に
選択することによりD/A変換開始電圧を設定すること
と出力電圧幅を変えることで、任意のアナログ電圧の範
囲に対しD/A変換開始電圧とD/A変換の分解能を設
定できる。
選択することによりD/A変換開始電圧を設定すること
と出力電圧幅を変えることで、任意のアナログ電圧の範
囲に対しD/A変換開始電圧とD/A変換の分解能を設
定できる。
なお、上記実施例では3ビツトのデジタル入力信号に対
して述べたが、nビット(n:任意の値)としても同様
であることは明らかである。
して述べたが、nビット(n:任意の値)としても同様
であることは明らかである。
(発明の効果〕
以E説明したように本発明は、分解能を切換えることに
より使用用途に基づいた低鯖度のD/Aコンバータを用
いて容易に高鯖度のD/Aコンバータと同等の分解能を
有するD/Aコンバータを得ることかでき、ひいては制
御の要求積度に応じた小型で低コストな制御回路が実現
できるという効果がある。
より使用用途に基づいた低鯖度のD/Aコンバータを用
いて容易に高鯖度のD/Aコンバータと同等の分解能を
有するD/Aコンバータを得ることかでき、ひいては制
御の要求積度に応じた小型で低コストな制御回路が実現
できるという効果がある。
第1図は本発明のD/A変換器の第1の実施例を示すブ
ロック図、第2図は第1図の一実施例の動作を示す波形
図、第3図は演算増幅器の等価回路、第4図は本発明の
第2の実施例を示すブロック図、第5図は第4図の実施
例のD/A変換開始電圧制御回路G1を詳細に示す回路
図、第6図は従来例を示すブロック図、第7図はヘッド
移動時の速度プロフィールを示す図である。 Io、 II、 12””入力端子、 So、 Sl、 52.St、 Ss+ ・・・スイッ
チ、Ro、 R,、R2,Rr、 Rr+、 R51,
R52・・・抵抗、A、−・・・・・演算増幅器、 V 、er +++1+基準電圧、 p、、+++分解能切換え信号、 C++”・D/A変換開始電圧制御信号、G1・・・−
D / A変換開始電圧制御回路、Out ””アナロ
グ出力。
ロック図、第2図は第1図の一実施例の動作を示す波形
図、第3図は演算増幅器の等価回路、第4図は本発明の
第2の実施例を示すブロック図、第5図は第4図の実施
例のD/A変換開始電圧制御回路G1を詳細に示す回路
図、第6図は従来例を示すブロック図、第7図はヘッド
移動時の速度プロフィールを示す図である。 Io、 II、 12””入力端子、 So、 Sl、 52.St、 Ss+ ・・・スイッ
チ、Ro、 R,、R2,Rr、 Rr+、 R51,
R52・・・抵抗、A、−・・・・・演算増幅器、 V 、er +++1+基準電圧、 p、、+++分解能切換え信号、 C++”・D/A変換開始電圧制御信号、G1・・・−
D / A変換開始電圧制御回路、Out ””アナロ
グ出力。
Claims (1)
- 【特許請求の範囲】 1、デジタル信号の各ビットに対応したアナログ信号を
それぞれ出力する抵抗アレイと、抵抗アレイから出力さ
れた各アナログ信号を合成増幅して出力する演算増幅器
とからなるD/A変換器において、 前記演算増幅器の増幅率を変化させる増幅率制御手段を
有することを特徴とするD/A変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5542790A JPH03255722A (ja) | 1990-03-06 | 1990-03-06 | D/a変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5542790A JPH03255722A (ja) | 1990-03-06 | 1990-03-06 | D/a変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03255722A true JPH03255722A (ja) | 1991-11-14 |
Family
ID=12998284
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5542790A Pending JPH03255722A (ja) | 1990-03-06 | 1990-03-06 | D/a変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03255722A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5523721A (en) * | 1992-05-20 | 1996-06-04 | Fujitsu Limited | Digitally controlled variable gain circuit |
FR2798792A1 (fr) * | 1999-09-22 | 2001-03-23 | Mhs | Convertisseur numerique/analogique autoprogrammable a execution immediate |
-
1990
- 1990-03-06 JP JP5542790A patent/JPH03255722A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5523721A (en) * | 1992-05-20 | 1996-06-04 | Fujitsu Limited | Digitally controlled variable gain circuit |
FR2798792A1 (fr) * | 1999-09-22 | 2001-03-23 | Mhs | Convertisseur numerique/analogique autoprogrammable a execution immediate |
WO2001022596A1 (fr) * | 1999-09-22 | 2001-03-29 | Atmel Nantes Sa | Convertisseur numerique/analogique |
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