JPH1065542A - アナログ/ディジタル変換回路 - Google Patents
アナログ/ディジタル変換回路Info
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- JPH1065542A JPH1065542A JP21649896A JP21649896A JPH1065542A JP H1065542 A JPH1065542 A JP H1065542A JP 21649896 A JP21649896 A JP 21649896A JP 21649896 A JP21649896 A JP 21649896A JP H1065542 A JPH1065542 A JP H1065542A
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Abstract
(57)【要約】
【課題】 各コンパレータに対して補正でき、コンパレ
ータの数分のポイントで補正できることはもとより、補
正精度の向上を図れるアナログ/ディジタル変換回路お
よびその補正方法を実現する。 【解決手段】 基準電圧分圧用抵抗素子を三分割し、分
割された各抵抗素子間の接続ノードとコンパレータCM
Pk (k=0,1,…,N−1,N)との間に、スイッ
チング素子SLk ,SNk ,SMk を接続し、補正モー
ド時に、スイッチ制御回路12により、順次スイッチン
グ素子SWk を導通状態に設定し、レジスタ13,14
によりエンコーダ10からのk+1番目とk番目の出力
信号DAT k+1 ,DATk を記憶し、演算器15の演算
処理により、これらの出力信号の差SDATを出力し、
これに応じてスイッチ制御回路12はスイッチング素子
SL k ,SNk ,SMk の内一つのみを導通状態に保持
する。
ータの数分のポイントで補正できることはもとより、補
正精度の向上を図れるアナログ/ディジタル変換回路お
よびその補正方法を実現する。 【解決手段】 基準電圧分圧用抵抗素子を三分割し、分
割された各抵抗素子間の接続ノードとコンパレータCM
Pk (k=0,1,…,N−1,N)との間に、スイッ
チング素子SLk ,SNk ,SMk を接続し、補正モー
ド時に、スイッチ制御回路12により、順次スイッチン
グ素子SWk を導通状態に設定し、レジスタ13,14
によりエンコーダ10からのk+1番目とk番目の出力
信号DAT k+1 ,DATk を記憶し、演算器15の演算
処理により、これらの出力信号の差SDATを出力し、
これに応じてスイッチ制御回路12はスイッチング素子
SL k ,SNk ,SMk の内一つのみを導通状態に保持
する。
Description
【0001】
【発明の属する技術分野】本発明は、アナログ信号をデ
ィジタル信号に変換するアナログ/ディジタル変換回路
に関するものである。
ィジタル信号に変換するアナログ/ディジタル変換回路
に関するものである。
【0002】
【従来の技術】最近の高速アナログ/ディジタル変換回
路はフラッシュ型あるいはマルチステップのセミフラッ
シュ型が多い。また、高精度の必要上、読み取り誤差補
正回路を内蔵し、補正モード時に比較的に低速で補正
し、通常モード時に高速で動作するものが提案されてい
る。
路はフラッシュ型あるいはマルチステップのセミフラッ
シュ型が多い。また、高精度の必要上、読み取り誤差補
正回路を内蔵し、補正モード時に比較的に低速で補正
し、通常モード時に高速で動作するものが提案されてい
る。
【0003】誤差補正は基準電圧を用いて行われるが、
ほとんどの場合に基準電圧の最も高い値と最も低い値の
みを設定し、上下2点を直線で結ぶ方法である。さらに
最適化するためにアナログ/ディジタル変換回路の変換
特性に合わせて、この直線の傾きを調整し、または上下
に平行移動、すなわち、オフセットを与えることで、全
体の誤差を最小になるように調整する。
ほとんどの場合に基準電圧の最も高い値と最も低い値の
みを設定し、上下2点を直線で結ぶ方法である。さらに
最適化するためにアナログ/ディジタル変換回路の変換
特性に合わせて、この直線の傾きを調整し、または上下
に平行移動、すなわち、オフセットを与えることで、全
体の誤差を最小になるように調整する。
【0004】図10はこのようなアナログ/ディジタル
変換回路の一例を示す回路図である。図10において、
1,2は補正回路、3は基準電圧VRTの供給線、4は基
準電圧VRBの供給線、TINはアナログ信号の入力端子、
CMP0 ,CMP1 ,…,CMPN-1 ,CMPN はコン
パレータ(比較器)、10はエンコーダ、RVRB ,
R 0 ,R1 ,…,RN-1 ,RN ,RVRT は抵抗素子をそ
れぞれ示している。
変換回路の一例を示す回路図である。図10において、
1,2は補正回路、3は基準電圧VRTの供給線、4は基
準電圧VRBの供給線、TINはアナログ信号の入力端子、
CMP0 ,CMP1 ,…,CMPN-1 ,CMPN はコン
パレータ(比較器)、10はエンコーダ、RVRB ,
R 0 ,R1 ,…,RN-1 ,RN ,RVRT は抵抗素子をそ
れぞれ示している。
【0005】図10に示すように、基準電圧VRTの供給
線3により、最も高い基準電圧VRTが設定され、基準電
圧VRBの供給線4により、最も低い基準電圧VRBが設定
される。基準電圧VRTの供給線3と基準電圧VRBの供給
線4との間に、抵抗素子RVRT,RN ,RN-1 ,
RN-2 ,…,R1 ,R0 ,RVRB が直列接続されてい
る。そして、抵抗素子RN とRVRT との接続ノードに電
流源IRTにより発生された電流i RTが入力され、抵抗素
子R0 とRVRB との接続ノードに電流源IRBにより発生
された電流iRBが入力されている。なお、補正回路1と
2により、電流源IRTとIRBにより発生された補正用電
流iRTとiRBが制御される。
線3により、最も高い基準電圧VRTが設定され、基準電
圧VRBの供給線4により、最も低い基準電圧VRBが設定
される。基準電圧VRTの供給線3と基準電圧VRBの供給
線4との間に、抵抗素子RVRT,RN ,RN-1 ,
RN-2 ,…,R1 ,R0 ,RVRB が直列接続されてい
る。そして、抵抗素子RN とRVRT との接続ノードに電
流源IRTにより発生された電流i RTが入力され、抵抗素
子R0 とRVRB との接続ノードに電流源IRBにより発生
された電流iRBが入力されている。なお、補正回路1と
2により、電流源IRTとIRBにより発生された補正用電
流iRTとiRBが制御される。
【0006】直列に接続された抵抗素子RVRB ,R0 ,
R1 ,…,RN-1 ,RN ,RVRT により、基準電圧VRT
とVRBとの差電圧(VRT−VRB)が分圧され、各抵抗素
子間の接続ノードにおいて、分圧電圧が発生される。そ
れぞれの接続ノードで得られた分圧電圧が基準電圧とし
て、コンパレータCMP0 ,CMP1 ,…,CM
PN-1 ,CMPN の、例えば、非反転入力端子“+”に
入力され、これらのコンパレータの反転入力端子“−”
にアナログ信号入力端子TINからアナログ信号が入力さ
れる。
R1 ,…,RN-1 ,RN ,RVRT により、基準電圧VRT
とVRBとの差電圧(VRT−VRB)が分圧され、各抵抗素
子間の接続ノードにおいて、分圧電圧が発生される。そ
れぞれの接続ノードで得られた分圧電圧が基準電圧とし
て、コンパレータCMP0 ,CMP1 ,…,CM
PN-1 ,CMPN の、例えば、非反転入力端子“+”に
入力され、これらのコンパレータの反転入力端子“−”
にアナログ信号入力端子TINからアナログ信号が入力さ
れる。
【0007】これにより、各コンパレータに入力された
アナログ信号のレベルとそれぞれのコンパレータに入力
された基準電圧とが比較され、アナログ信号のレベルが
基準電圧のレベルより高いときにコンパレータからロー
レベルの信号が出力され、アナログ信号のレベルが基準
電圧のレベルより低いときにコンパレータからハイレベ
ルの信号が出力される。
アナログ信号のレベルとそれぞれのコンパレータに入力
された基準電圧とが比較され、アナログ信号のレベルが
基準電圧のレベルより高いときにコンパレータからロー
レベルの信号が出力され、アナログ信号のレベルが基準
電圧のレベルより低いときにコンパレータからハイレベ
ルの信号が出力される。
【0008】そして、コンパレータCMP0 ,CM
P1 ,…,CMPN-1 ,CMPN から出力された信号が
エンコーダ10に入力され、エンコーダ10により、こ
れらのコンパレータからの入力信号に応じたディジタル
信号DATが発生され、出力される。このように、アナ
ログ/ディジタル変換回路により、入力されたアナログ
信号のレベルに応じたディジタル信号DATが得られ
る。
P1 ,…,CMPN-1 ,CMPN から出力された信号が
エンコーダ10に入力され、エンコーダ10により、こ
れらのコンパレータからの入力信号に応じたディジタル
信号DATが発生され、出力される。このように、アナ
ログ/ディジタル変換回路により、入力されたアナログ
信号のレベルに応じたディジタル信号DATが得られ
る。
【0009】
【発明が解決しようとする課題】ところで、上述した従
来のアナログ/ディジタル変換回路においては、例え
ば、コンパレータの特性による歪み、または図示しない
コンパレータの前段に接続されたサンプルホールドなど
の回路の歪みなどにより、変換されたディジタル信号D
ATに誤差が生じる。これを解消するために、補正が必
要である。
来のアナログ/ディジタル変換回路においては、例え
ば、コンパレータの特性による歪み、または図示しない
コンパレータの前段に接続されたサンプルホールドなど
の回路の歪みなどにより、変換されたディジタル信号D
ATに誤差が生じる。これを解消するために、補正が必
要である。
【0010】例えば、補正回路1と2により、電流源I
RTとIRBから出力される補正用電流iRTとiRBが制御さ
れ、そして、それぞれ抵抗素子RN とRVRT との接続ノ
ード、抵抗素子RVRB とR0 との接続ノードに入力され
る。これにより、アナログ/ディジタル変換回路の入出
力特性を表す直線の傾きおよびオフセットが調整され、
誤差が抑制される。
RTとIRBから出力される補正用電流iRTとiRBが制御さ
れ、そして、それぞれ抵抗素子RN とRVRT との接続ノ
ード、抵抗素子RVRB とR0 との接続ノードに入力され
る。これにより、アナログ/ディジタル変換回路の入出
力特性を表す直線の傾きおよびオフセットが調整され、
誤差が抑制される。
【0011】図11は、基準電圧VRT, VRBおよび補正
用電流iRT, iRBを調整することにより、アナログ/デ
ィジタル変換回路の変換特性が変化する様子を示すグラ
フである。図11に示すように、上述した補正は一本の
直線による補正であり、直線の傾きとオフセットを調整
することによる補正しかできず、曲線になりがちなアナ
ログ/ディジタル変換回路の特性には対応できず、この
補正には限界がある。
用電流iRT, iRBを調整することにより、アナログ/デ
ィジタル変換回路の変換特性が変化する様子を示すグラ
フである。図11に示すように、上述した補正は一本の
直線による補正であり、直線の傾きとオフセットを調整
することによる補正しかできず、曲線になりがちなアナ
ログ/ディジタル変換回路の特性には対応できず、この
補正には限界がある。
【0012】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、個々のコンパレータに入力され
る基準電圧に対して補正でき、コンパレータ数分のポイ
ントで補正できることはもとより、高精度の補正ができ
るアナログ/ディジタル変換回路を提供することにあ
る。
のであり、その目的は、個々のコンパレータに入力され
る基準電圧に対して補正でき、コンパレータ数分のポイ
ントで補正できることはもとより、高精度の補正ができ
るアナログ/ディジタル変換回路を提供することにあ
る。
【0013】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、通常モードと補正モードの二つの動作モ
ードを有し、通常モード時に抵抗素子により分圧してな
る基準電圧と外部信号とを比較し、比較結果に応じたレ
ベルの信号を出力する比較器を少なくとも一つ備えたア
ナログ/ディジタル変換回路であって、上記補正モード
時に、上記基準電圧を上記外部信号に代えて上記比較器
に入力させ、そのときの比較器の出力信号レベルが当該
比較器の2入力電圧差を相殺したレベルとなるように調
整する補正手段を有する。
め、本発明は、通常モードと補正モードの二つの動作モ
ードを有し、通常モード時に抵抗素子により分圧してな
る基準電圧と外部信号とを比較し、比較結果に応じたレ
ベルの信号を出力する比較器を少なくとも一つ備えたア
ナログ/ディジタル変換回路であって、上記補正モード
時に、上記基準電圧を上記外部信号に代えて上記比較器
に入力させ、そのときの比較器の出力信号レベルが当該
比較器の2入力電圧差を相殺したレベルとなるように調
整する補正手段を有する。
【0014】また、本発明では、好適には上記補正手段
は上記比較器のオフセットを調整する。
は上記比較器のオフセットを調整する。
【0015】また、本発明では、好適には上記分圧して
なる基準電圧値を所定の範囲で変更可能な基準電圧調整
手段を有し、上記補正手段は上記比較器の出力信号レベ
ルに応じた基準電圧値を上記基準電圧調整手段に選択さ
せて、上記比較器に入力させる。
なる基準電圧値を所定の範囲で変更可能な基準電圧調整
手段を有し、上記補正手段は上記比較器の出力信号レベ
ルに応じた基準電圧値を上記基準電圧調整手段に選択さ
せて、上記比較器に入力させる。
【0016】また、本発明では、好適には上記基準電圧
調整手段は対応する基準電圧を発生する分圧用抵抗素子
を少なくとも二つに分割した複数の抵抗素子と、上記補
正手段の指示信号に応じて上記分割された抵抗素子間の
接続ノードを選択的に上記比較器の一の入力端子に接続
するスイッチング素子とを有する。
調整手段は対応する基準電圧を発生する分圧用抵抗素子
を少なくとも二つに分割した複数の抵抗素子と、上記補
正手段の指示信号に応じて上記分割された抵抗素子間の
接続ノードを選択的に上記比較器の一の入力端子に接続
するスイッチング素子とを有する。
【0017】さらに、本発明では、上記補正手段は出力
信号を記憶する記憶手段と、上記記憶手段に記憶した今
回と前回の出力信号に基づく演算処理を行い、演算結果
を出力する演算手段と、上記演算結果に応じて、上記ス
イッチング素子の導通状態を制御するスイッチング制御
手段とを有する。
信号を記憶する記憶手段と、上記記憶手段に記憶した今
回と前回の出力信号に基づく演算処理を行い、演算結果
を出力する演算手段と、上記演算結果に応じて、上記ス
イッチング素子の導通状態を制御するスイッチング制御
手段とを有する。
【0018】本発明によれば、通常モード動作時に、ア
ナログ/ディジタル変換回路により、外部入力信号がそ
のレベルに応じたディジタル信号に変換される。補正モ
ード動作時に、抵抗素子により分圧してなる基準電圧が
入力信号として比較器に入力され、それぞれの基準電圧
が帰還されたとき比較器の出力信号に応じて、例えば、
比較器のオフセットまたは比較器の基準電圧が調整され
る。
ナログ/ディジタル変換回路により、外部入力信号がそ
のレベルに応じたディジタル信号に変換される。補正モ
ード動作時に、抵抗素子により分圧してなる基準電圧が
入力信号として比較器に入力され、それぞれの基準電圧
が帰還されたとき比較器の出力信号に応じて、例えば、
比較器のオフセットまたは比較器の基準電圧が調整され
る。
【0019】例えば、比較器に入力される基準電圧が基
準電圧源の間に直列接続された抵抗素子により分圧して
なる分圧電圧である場合、分圧用抵抗素子がさらに分割
され、分割された抵抗素子間の接続ノードと比較器の一
の入力端子との間にスイッチング素子が設けられる。補
正モード時に、比較器に入力された基準電圧が外部入力
信号として比較器に帰還され、それぞれの基準電圧が帰
還されたとき、アナログ/ディジタル変換回路により得
られた信号に応じて、スイッチング素子の接続状態が制
御され、各比較器に入力される基準電圧のレベルが微調
整される。
準電圧源の間に直列接続された抵抗素子により分圧して
なる分圧電圧である場合、分圧用抵抗素子がさらに分割
され、分割された抵抗素子間の接続ノードと比較器の一
の入力端子との間にスイッチング素子が設けられる。補
正モード時に、比較器に入力された基準電圧が外部入力
信号として比較器に帰還され、それぞれの基準電圧が帰
還されたとき、アナログ/ディジタル変換回路により得
られた信号に応じて、スイッチング素子の接続状態が制
御され、各比較器に入力される基準電圧のレベルが微調
整される。
【0020】この結果、各々の比較器に入力される基準
電圧に対して補正でき、比較器の数分のポイントで補正
でき、補正精度の向上を図れる。また、アナログ/ディ
ジタル変換回路にある微分性誤差、積分性誤差およびモ
ノトニシティなどの非直線性誤差に対して補正でき、高
速動作を損なうことなく高精度のアナログ/ディジタル
変換回路を実現できる。
電圧に対して補正でき、比較器の数分のポイントで補正
でき、補正精度の向上を図れる。また、アナログ/ディ
ジタル変換回路にある微分性誤差、積分性誤差およびモ
ノトニシティなどの非直線性誤差に対して補正でき、高
速動作を損なうことなく高精度のアナログ/ディジタル
変換回路を実現できる。
【0021】
【発明の実施の形態】第1実施形態 図1は本発明に係るアナログ/ディジタル変換回路の第
1の実施形態を示す回路図である。なお、本実施形態に
示すアナログ/ディジタル変換回路はフラッシュ型であ
るが、他のセミフラッシュ型、ハーフフラッシュ型にも
適用できる。本実施形態においては、比較器のオフセッ
トを調整することにより、アナログ/ディジタル変換回
路の補正を行う。
1の実施形態を示す回路図である。なお、本実施形態に
示すアナログ/ディジタル変換回路はフラッシュ型であ
るが、他のセミフラッシュ型、ハーフフラッシュ型にも
適用できる。本実施形態においては、比較器のオフセッ
トを調整することにより、アナログ/ディジタル変換回
路の補正を行う。
【0022】図1において、3は基準電圧VRTの供給
線、4は基準電圧VRBの供給線、10はエンコーダ、C
MP0 ,CMP1 ,…,CMPN-2 ,CMPN-1 ,CM
PN はコンパレータ(比較器)、11はオフセット制御
回路、SWA ,SWR ,SW0,SW1 ,…,S
WN-2 ,SWN-1 ,SWN はスイッチング素子、
RVRB ,R0,R1 ,…,RN-2 ,RN-1 ,RN は抵抗
素子、TINはアナログ信号入力端子をそれぞれ示してい
る。また、ここで、抵抗素子RVRB ,R0 ,R1 ,…,
RN-2 ,RN-1 ,RN はすべて同じ抵抗値をもつ抵抗素
子とする。
線、4は基準電圧VRBの供給線、10はエンコーダ、C
MP0 ,CMP1 ,…,CMPN-2 ,CMPN-1 ,CM
PN はコンパレータ(比較器)、11はオフセット制御
回路、SWA ,SWR ,SW0,SW1 ,…,S
WN-2 ,SWN-1 ,SWN はスイッチング素子、
RVRB ,R0,R1 ,…,RN-2 ,RN-1 ,RN は抵抗
素子、TINはアナログ信号入力端子をそれぞれ示してい
る。また、ここで、抵抗素子RVRB ,R0 ,R1 ,…,
RN-2 ,RN-1 ,RN はすべて同じ抵抗値をもつ抵抗素
子とする。
【0023】図示のように、基準電圧VRTの供給線3と
基準電圧VRBの供給線4との間に、抵抗素子RN ,R
N-1 ,RN-2 ,…,R1 ,R0 ,RVRB が直列接続さ
れ、これらの抵抗素子の接続点により構成されたノード
NDN ,NDN-1 ,NDN-2 ,…,ND1 ,ND0 はそ
れぞれコンパレータCMPN ,CMPN-1 ,CM
PN-2 ,…,CMP1 ,CMP0 の非反転入力端子
“+”に接続されている。また、これらのコンパレータ
CMP0 ,CMP1 ,…,CMPN-2 ,CMPN-1 ,C
MPNの反転入力端子“−”はノードNDA に接続さ
れ、ノードNDA とアナログ信号入力端子TINとの間に
はスイッチング素子SWA が接続されている。
基準電圧VRBの供給線4との間に、抵抗素子RN ,R
N-1 ,RN-2 ,…,R1 ,R0 ,RVRB が直列接続さ
れ、これらの抵抗素子の接続点により構成されたノード
NDN ,NDN-1 ,NDN-2 ,…,ND1 ,ND0 はそ
れぞれコンパレータCMPN ,CMPN-1 ,CM
PN-2 ,…,CMP1 ,CMP0 の非反転入力端子
“+”に接続されている。また、これらのコンパレータ
CMP0 ,CMP1 ,…,CMPN-2 ,CMPN-1 ,C
MPNの反転入力端子“−”はノードNDA に接続さ
れ、ノードNDA とアナログ信号入力端子TINとの間に
はスイッチング素子SWA が接続されている。
【0024】さらに、ノードNDA とノードNDR との
間に、スイッチング素子SWR が接続され、ノードND
R とノードNDN ,NDN-1 ,NDN-2 ,…,ND1 ,
ND 0 との間に、スイッチング素子SWN ,SWN-1 ,
SWN-2 ,…,SW1 ,SW 0 がそれぞれ接続されてい
る。
間に、スイッチング素子SWR が接続され、ノードND
R とノードNDN ,NDN-1 ,NDN-2 ,…,ND1 ,
ND 0 との間に、スイッチング素子SWN ,SWN-1 ,
SWN-2 ,…,SW1 ,SW 0 がそれぞれ接続されてい
る。
【0025】コンパレータCMP0 ,CMP1 ,…,C
MPN-2 ,CMPN-1 ,CMPN の出力端子はエンコー
ダ10に接続されている。エンコーダ10はコンパレー
タCMP0 ,CMP1 ,…,CMPN-2 ,CMP N-1 ,
CMPN からの出力信号を受けて、これらの信号に応じ
たディジタル信号DATを発生し、出力する。
MPN-2 ,CMPN-1 ,CMPN の出力端子はエンコー
ダ10に接続されている。エンコーダ10はコンパレー
タCMP0 ,CMP1 ,…,CMPN-2 ,CMP N-1 ,
CMPN からの出力信号を受けて、これらの信号に応じ
たディジタル信号DATを発生し、出力する。
【0026】オフセット制御回路11は補正モード時に
動作し、エンコーダ10からのディジタル信号DATに
応じてコンパレータCMP0 ,CMP1 ,…,CMP
N-2 ,CMPN-1 ,CMPN のオフセットをそれぞれ制
御する。例えば、補正モード時に、オフセット制御回路
11はエンコーダ10からのディジタル信号DATを受
けて、このディジタル信号DATに応じて、コンパレー
タCMP0 ,CMP1 ,…,CMPN-2 ,CMPN-1 ,
CMPN のオフセットを調整し、保持する。
動作し、エンコーダ10からのディジタル信号DATに
応じてコンパレータCMP0 ,CMP1 ,…,CMP
N-2 ,CMPN-1 ,CMPN のオフセットをそれぞれ制
御する。例えば、補正モード時に、オフセット制御回路
11はエンコーダ10からのディジタル信号DATを受
けて、このディジタル信号DATに応じて、コンパレー
タCMP0 ,CMP1 ,…,CMPN-2 ,CMPN-1 ,
CMPN のオフセットを調整し、保持する。
【0027】スイッチ制御回路12aはモード制御信号
SMCを受けて、これに応じてスイッチング素子SWA ,
SWR ,SW0 ,SW1 ,…,SWN-2 ,SWN-1 ,S
WNの導通状態を制御する。通常モード動作時に、スイ
ッチ制御回路12aはスイッチング素子SWA を導通状
態に設定し、スイッチング素子SWR およびスイッチン
グ素子SW0 ,SW 1 ,…,SWN-2 ,SWN-1 ,SW
N を非導通状態に設定する。補正モード動作時に、スイ
ッチ制御回路12aはスイッチング素子SWA を非導通
状態に設定し、スイッチング素子SWR を導通状態に設
定する。そして、スイッチング素子SW0 ,SW1 ,
…,SWN-2 ,SWN-1 ,SWN を順次導通状態に設定
し、オフセット制御回路11が、エンコーダ10の出力
信号DATに応じてコンパレータCMP0 ,CMP1 ,
…,CMPN-2 ,CMPN-1 ,CMPNのオフセットを
順次設定し、設定したオフセットを保持する。この設定
されたオフセットは、通常モード動作時に使用される。
SMCを受けて、これに応じてスイッチング素子SWA ,
SWR ,SW0 ,SW1 ,…,SWN-2 ,SWN-1 ,S
WNの導通状態を制御する。通常モード動作時に、スイ
ッチ制御回路12aはスイッチング素子SWA を導通状
態に設定し、スイッチング素子SWR およびスイッチン
グ素子SW0 ,SW 1 ,…,SWN-2 ,SWN-1 ,SW
N を非導通状態に設定する。補正モード動作時に、スイ
ッチ制御回路12aはスイッチング素子SWA を非導通
状態に設定し、スイッチング素子SWR を導通状態に設
定する。そして、スイッチング素子SW0 ,SW1 ,
…,SWN-2 ,SWN-1 ,SWN を順次導通状態に設定
し、オフセット制御回路11が、エンコーダ10の出力
信号DATに応じてコンパレータCMP0 ,CMP1 ,
…,CMPN-2 ,CMPN-1 ,CMPNのオフセットを
順次設定し、設定したオフセットを保持する。この設定
されたオフセットは、通常モード動作時に使用される。
【0028】以下、図1に示すアナログ/ディジタル変
換回路の動作について説明する。基準電圧VRTの供給線
3と基準電圧VRBの供給線4との間に直列接続された抵
抗素子RN ,RN-1 ,RN-2 ,…,R1 ,R0 ,RVRB
により、基準電圧の差電圧(VRT−VRB)が分圧され、
これらの抵抗素子間の各接続ノードNDN ,ND N-1 ,
NDN-2 ,…,ND1 ,ND0 の分圧電圧が基準電圧と
して、それぞれコンパレータCMPN ,CMPN-1 ,C
MPN-2 ,…,CMP1 ,CMP0 の非反転入力端子
“+”に入力される。
換回路の動作について説明する。基準電圧VRTの供給線
3と基準電圧VRBの供給線4との間に直列接続された抵
抗素子RN ,RN-1 ,RN-2 ,…,R1 ,R0 ,RVRB
により、基準電圧の差電圧(VRT−VRB)が分圧され、
これらの抵抗素子間の各接続ノードNDN ,ND N-1 ,
NDN-2 ,…,ND1 ,ND0 の分圧電圧が基準電圧と
して、それぞれコンパレータCMPN ,CMPN-1 ,C
MPN-2 ,…,CMP1 ,CMP0 の非反転入力端子
“+”に入力される。
【0029】通常モードで動作するとき、スイッチ制御
回路12aにより、スイッチング素子SWA が導通状態
に設定され、スイッチング素子SWR が非導通状態に設
定され、アナログ信号入力端子に入力されたアナログ信
号がノードNDA に転送され、各コンパレータの反転入
力端子“−”に入力される。
回路12aにより、スイッチング素子SWA が導通状態
に設定され、スイッチング素子SWR が非導通状態に設
定され、アナログ信号入力端子に入力されたアナログ信
号がノードNDA に転送され、各コンパレータの反転入
力端子“−”に入力される。
【0030】コンパレータCMP0 ,CMP1 ,…,C
MPN-2 ,CMPN-1 ,CMPN は、入力端子に入力さ
れた信号のレベルと基準電圧とを比較し、例えば、非反
転入力端子“+”に入力された基準電圧のレベルが反転
入力端子“−”に入力されたアナログ信号のレベルより
高い場合、出力端子にハイレベルの信号を出力し、その
逆の場合には出力端子にローレベルの信号を出力する。
MPN-2 ,CMPN-1 ,CMPN は、入力端子に入力さ
れた信号のレベルと基準電圧とを比較し、例えば、非反
転入力端子“+”に入力された基準電圧のレベルが反転
入力端子“−”に入力されたアナログ信号のレベルより
高い場合、出力端子にハイレベルの信号を出力し、その
逆の場合には出力端子にローレベルの信号を出力する。
【0031】コンパレータCMP0 ,CMP1 ,…,C
MPN-2 ,CMPN-1 ,CMPN の出力信号がエンコー
ダ10に出力され、エンコーダ10はこれらコンパレー
タの出力信号に応じたディジタル信号DATを出力す
る。
MPN-2 ,CMPN-1 ,CMPN の出力信号がエンコー
ダ10に出力され、エンコーダ10はこれらコンパレー
タの出力信号に応じたディジタル信号DATを出力す
る。
【0032】補正モードで動作するとき、スイッチ制御
回路12aにより、スイッチング素子SWA が非導通状
態に切り換えられ、スイッチング素子SWR が導通状態
に切り換えられる。さらに、スイッチ制御回路12aに
より、ノードNDR と基準電圧分圧用抵抗素子RN ,R
N-1 ,RN-2 ,…,R1 ,R0 ,RVRB 間のノードND
N ,NDN- 1 ,NDN-2 ,…,ND1 ,ND0 との間に
接続されたスイッチング素子SWN,SWN-1 ,SW
N-2 ,…,SW1 ,SW0 が順次導通状態に設定され、
ノードND0 ,ND1 ,…,NDN-2 ,NDN-1 ,ND
N で得られる分圧電圧が順次ノードNDR に出力され
る。さらにノードNDR に出力された分圧電圧が導通状
態にあるスイッチング素子SWR を介してノードNDA
に転送され、各コンパレータCMP0 ,CMP1 ,…,
CMPN-2 ,CMPN-1 ,CMPN の反転入力端子
“−”に入力される。
回路12aにより、スイッチング素子SWA が非導通状
態に切り換えられ、スイッチング素子SWR が導通状態
に切り換えられる。さらに、スイッチ制御回路12aに
より、ノードNDR と基準電圧分圧用抵抗素子RN ,R
N-1 ,RN-2 ,…,R1 ,R0 ,RVRB 間のノードND
N ,NDN- 1 ,NDN-2 ,…,ND1 ,ND0 との間に
接続されたスイッチング素子SWN,SWN-1 ,SW
N-2 ,…,SW1 ,SW0 が順次導通状態に設定され、
ノードND0 ,ND1 ,…,NDN-2 ,NDN-1 ,ND
N で得られる分圧電圧が順次ノードNDR に出力され
る。さらにノードNDR に出力された分圧電圧が導通状
態にあるスイッチング素子SWR を介してノードNDA
に転送され、各コンパレータCMP0 ,CMP1 ,…,
CMPN-2 ,CMPN-1 ,CMPN の反転入力端子
“−”に入力される。
【0033】これにより、アナログ/ディジタル変換回
路が補正モードで動作するときに、スイッチ制御回路1
2aにより、各分圧ノードNDN ,NDN-1 ,N
DN-2 ,…,ND1 ,ND0 とノードNDR とを接続す
るスイッチング素子SWN ,SWN- 1 ,SWN-2 ,…,
SW1 ,SW0 が順次導通状態に設定され、それに応じ
た基準電圧がアナログ信号としてコンパレータCM
P0 ,CMP1 ,…,CMPN-2,CMPN-1 ,CMP
N に入力される。すなわち、補正モード動作時に、抵抗
素子により分圧されて得られたコンパレータCMP0 ,
CMP1 ,…,CMPN-2 ,CMPN-1 ,CMPN の基
準電圧がアナログ信号として順次各コンパレータに帰還
され、補正に使用される。そして各基準電圧が帰還され
たとき、オフセット制御回路11により、エンコーダ1
0から出力されたディジタル信号DATに応じて、順次
コンパレータCMP0 ,CMP1 ,…,CMPN-2 ,C
MPN-1 ,CMPN のオフセットが調整される。
路が補正モードで動作するときに、スイッチ制御回路1
2aにより、各分圧ノードNDN ,NDN-1 ,N
DN-2 ,…,ND1 ,ND0 とノードNDR とを接続す
るスイッチング素子SWN ,SWN- 1 ,SWN-2 ,…,
SW1 ,SW0 が順次導通状態に設定され、それに応じ
た基準電圧がアナログ信号としてコンパレータCM
P0 ,CMP1 ,…,CMPN-2,CMPN-1 ,CMP
N に入力される。すなわち、補正モード動作時に、抵抗
素子により分圧されて得られたコンパレータCMP0 ,
CMP1 ,…,CMPN-2 ,CMPN-1 ,CMPN の基
準電圧がアナログ信号として順次各コンパレータに帰還
され、補正に使用される。そして各基準電圧が帰還され
たとき、オフセット制御回路11により、エンコーダ1
0から出力されたディジタル信号DATに応じて、順次
コンパレータCMP0 ,CMP1 ,…,CMPN-2 ,C
MPN-1 ,CMPN のオフセットが調整される。
【0034】以下、補正モード動作時の動作について詳
細に説明し、本第1の実施形態におけるアナログ/ディ
ジタル変換回路の補正時動作を示す。補正モード動作時
に、上述のように、スイッチ制御回路12aにより、ま
ずスイッチング素子SWA が非導通状態に設定され、ス
イッチング素子SWR が導通状態に設定される。
細に説明し、本第1の実施形態におけるアナログ/ディ
ジタル変換回路の補正時動作を示す。補正モード動作時
に、上述のように、スイッチ制御回路12aにより、ま
ずスイッチング素子SWA が非導通状態に設定され、ス
イッチング素子SWR が導通状態に設定される。
【0035】そして、スイッチ制御回路12aにより、
例えば、スイッチング素子SW0 がまず導通状態に設定
され、ノードND0 の電圧、すなわち、コンパレータC
MP 0 に入力されている基準電圧がアナログ信号として
各コンパレータCMP0 ,CMP1 ,…,CMPN-2 ,
CMPN-1 ,CMPN に帰還される。このとき、エンコ
ーダ10から出力されるディジタル信号DATは0とな
るべきである。オフセット制御回路11は、エンコーダ
10からの信号DATの値に応じてコンパレータCMP
0 のオフセットを調整する。例えば、エンコーダ10よ
り出力された信号DATの値が0より大きい場合、エン
コーダ10の出力信号DATの値が0になるようにコン
パレータCMP0 のオフセットが高めに調整される。オ
フセット制御回路11により設定されたコンパレータC
MP0 のオフセット状態がそのまま保持される。
例えば、スイッチング素子SW0 がまず導通状態に設定
され、ノードND0 の電圧、すなわち、コンパレータC
MP 0 に入力されている基準電圧がアナログ信号として
各コンパレータCMP0 ,CMP1 ,…,CMPN-2 ,
CMPN-1 ,CMPN に帰還される。このとき、エンコ
ーダ10から出力されるディジタル信号DATは0とな
るべきである。オフセット制御回路11は、エンコーダ
10からの信号DATの値に応じてコンパレータCMP
0 のオフセットを調整する。例えば、エンコーダ10よ
り出力された信号DATの値が0より大きい場合、エン
コーダ10の出力信号DATの値が0になるようにコン
パレータCMP0 のオフセットが高めに調整される。オ
フセット制御回路11により設定されたコンパレータC
MP0 のオフセット状態がそのまま保持される。
【0036】次いで、スイッチ制御回路12aにより、
スイッチング素子SW0 が非導通状態に設定され、スイ
ッチング素子SW1 が導通状態に設定され、コンパレー
タCMP1 のオフセット調整が行われる。このとき、エ
ンコーダ10から出力される信号DATの値は1になる
べきである。コンパレータCMP0 のオフセット調整手
順と同様に、オフセット制御回路11により、エンコー
ダ10からの信号DATの値に応じてコンパレータCM
P 1 のオフセットを調整する。例えば、エンコーダ10
より出力された信号DATの値が1より大きい場合、そ
れが1になるようにコンパレータCMP1 のオフセット
が高く調整される。一方、エンコーダ10より出力され
た信号DATの値が1より小さい場合、それが1になる
ようにコンパレータCMP1 のオフセットが低く調整さ
れる。オフセット制御回路11により設定されたコンパ
レータCMP 1 のオフセット状態がそのまま保持され
る。
スイッチング素子SW0 が非導通状態に設定され、スイ
ッチング素子SW1 が導通状態に設定され、コンパレー
タCMP1 のオフセット調整が行われる。このとき、エ
ンコーダ10から出力される信号DATの値は1になる
べきである。コンパレータCMP0 のオフセット調整手
順と同様に、オフセット制御回路11により、エンコー
ダ10からの信号DATの値に応じてコンパレータCM
P 1 のオフセットを調整する。例えば、エンコーダ10
より出力された信号DATの値が1より大きい場合、そ
れが1になるようにコンパレータCMP1 のオフセット
が高く調整される。一方、エンコーダ10より出力され
た信号DATの値が1より小さい場合、それが1になる
ようにコンパレータCMP1 のオフセットが低く調整さ
れる。オフセット制御回路11により設定されたコンパ
レータCMP 1 のオフセット状態がそのまま保持され
る。
【0037】コンパレータCMP0 ,CMP1 ,…,C
MPN-2 ,CMPN-1 ,CMPN のオフセットの調整方
法の一例として、例えば、コンパレータが差動増幅回路
により構成されている場合、差動対の負荷を構成するト
ランジスタのチャネル幅を調整することにより、コンパ
レータのオフセットを調整することができる。
MPN-2 ,CMPN-1 ,CMPN のオフセットの調整方
法の一例として、例えば、コンパレータが差動増幅回路
により構成されている場合、差動対の負荷を構成するト
ランジスタのチャネル幅を調整することにより、コンパ
レータのオフセットを調整することができる。
【0038】図2は差動増幅回路により構成されたコン
パレータの一例を示す回路図である。図示のように、コ
ンパレータCMPm はpMOSトランジスタPT0 〜P
T3、nMOSトランジスタNT1 ,NT2 、電流源I
S により構成されている。nMOSトランジスタN
T1 ,NT2 が差動増幅対を構成している。pMOSト
ランジスタPT0 がnMOSトランジスタNT2 側の負
荷を構成し、並列に接続されたpMOSトランジスタP
T1 ,PT2 ,PT3 がnMOSトランジスタNT1 側
の負荷を構成している。なお、pMOSトランジスタP
T1 ,PT2 ,PT3 のチャネル幅W1 ,W2,W3 は
それぞれ異なるように形成されている。
パレータの一例を示す回路図である。図示のように、コ
ンパレータCMPm はpMOSトランジスタPT0 〜P
T3、nMOSトランジスタNT1 ,NT2 、電流源I
S により構成されている。nMOSトランジスタN
T1 ,NT2 が差動増幅対を構成している。pMOSト
ランジスタPT0 がnMOSトランジスタNT2 側の負
荷を構成し、並列に接続されたpMOSトランジスタP
T1 ,PT2 ,PT3 がnMOSトランジスタNT1 側
の負荷を構成している。なお、pMOSトランジスタP
T1 ,PT2 ,PT3 のチャネル幅W1 ,W2,W3 は
それぞれ異なるように形成されている。
【0039】nMOSトランジスタNT1 のゲート電極
に基準電圧入力端子TR が接続され、基準電圧が印加さ
れている。nMOSトランジスタNT2 のゲート電極に
外部信号入力端子TINが接続され、外部信号が印加され
ている。
に基準電圧入力端子TR が接続され、基準電圧が印加さ
れている。nMOSトランジスタNT2 のゲート電極に
外部信号入力端子TINが接続され、外部信号が印加され
ている。
【0040】nMOSトランジスタNT1 ,NT2 のソ
ース電極が電流源IS に共通に接続されている。nMO
SトランジスタNT1 のドレイン電極と電源との間に、
pMOSトランジスタPT1 ,PT2 ,PT3 が並列に
接続され、nMOSトランジスタNT2 のドレイン電極
と電源との間に、pMOSトランジスタPT0 が接続さ
れている。
ース電極が電流源IS に共通に接続されている。nMO
SトランジスタNT1 のドレイン電極と電源との間に、
pMOSトランジスタPT1 ,PT2 ,PT3 が並列に
接続され、nMOSトランジスタNT2 のドレイン電極
と電源との間に、pMOSトランジスタPT0 が接続さ
れている。
【0041】pMOSトランジスタPT0 のゲート電極
が制御信号入力端子T0 に接続され、pMOSトランジ
スタPT1 ,PT2 ,PT3 のゲート電極が制御信号入
力端子T1 ,T2 ,T3 にそれぞれ接続されている。
が制御信号入力端子T0 に接続され、pMOSトランジ
スタPT1 ,PT2 ,PT3 のゲート電極が制御信号入
力端子T1 ,T2 ,T3 にそれぞれ接続されている。
【0042】このような構成において、補正モード動作
時に、オフセット制御回路11により、オフセット制御
信号が発生され、それぞれ制御信号入力端子T0 ,
T1 ,T 2 ,T3 に入力される。pMOSトランジスタ
PT0 ,PT1 ,PT2 ,PT3 は、入力された制御信
号に応じて導通状態が制御される。
時に、オフセット制御回路11により、オフセット制御
信号が発生され、それぞれ制御信号入力端子T0 ,
T1 ,T 2 ,T3 に入力される。pMOSトランジスタ
PT0 ,PT1 ,PT2 ,PT3 は、入力された制御信
号に応じて導通状態が制御される。
【0043】オフセット制御回路11により、pMOS
トランジスタPT0 が導通状態に保持され、そして、p
MOSトランジスタPT1 ,PT2 ,PT3 の内、エン
コーダ10からの出力信号DATの値に応じて、一つま
たは一つ以上のトランジスタが導通状態に制御される。
トランジスタPT0 が導通状態に保持され、そして、p
MOSトランジスタPT1 ,PT2 ,PT3 の内、エン
コーダ10からの出力信号DATの値に応じて、一つま
たは一つ以上のトランジスタが導通状態に制御される。
【0044】pMOSトランジスタPT1 ,PT2 ,P
T3 の導通状態を制御することにより、差動対を構成す
るnMOSトランジスタNT1 ,NT2 の負荷の比が変
化し、コンパレータのオフセットが制御される。
T3 の導通状態を制御することにより、差動対を構成す
るnMOSトランジスタNT1 ,NT2 の負荷の比が変
化し、コンパレータのオフセットが制御される。
【0045】上述のように、補正モード動作時に、コン
パレータCMP0 からコンパレータCMPN までN+1
個のコンパレータCMP0 ,CMP1 ,…,CM
PN-2 ,CMPN-1 ,CMPN のオフセット状態が順次
に設定されて、保持される。この結果、図3に示す補正
曲線のように、折れ線の折れ点がコンパレータの数分だ
けあり、アナログ/ディジタル変換回路にありがちな曲
線状の出力特性に十分対応でき、補正精度が改善され
る。
パレータCMP0 からコンパレータCMPN までN+1
個のコンパレータCMP0 ,CMP1 ,…,CM
PN-2 ,CMPN-1 ,CMPN のオフセット状態が順次
に設定されて、保持される。この結果、図3に示す補正
曲線のように、折れ線の折れ点がコンパレータの数分だ
けあり、アナログ/ディジタル変換回路にありがちな曲
線状の出力特性に十分対応でき、補正精度が改善され
る。
【0046】なお、上述したアナログ/ディジタル変換
回路の補正においては、コンパレータCMP0 ,CMP
1 ,…,CMPN-2 ,CMPN-1 ,CMPN の順にオフ
セットが調整されるが、これに限定されるものではな
く、例えば、コンパレータCMPN からコンパレータC
MP0 の順でオフセットを調整する方法も考えられる。
また、オフセット制御回路11により各コンパレータC
MP0 ,CMP1 ,…,CMPN-2 ,CMPN-1 ,CM
PN のオフセットを調整するとき、例えば、コンパレー
タCMPK のオフセットを調整するとき、エンコーダ1
0の出力信号DATK に応じてオフセットを調整する方
法ではなく、エンコーダ10による出力された今回の信
号DATK と前回の信号DATK+1 との差(DATK −
DATK+1)に応じて調整する方法も考えられる。
回路の補正においては、コンパレータCMP0 ,CMP
1 ,…,CMPN-2 ,CMPN-1 ,CMPN の順にオフ
セットが調整されるが、これに限定されるものではな
く、例えば、コンパレータCMPN からコンパレータC
MP0 の順でオフセットを調整する方法も考えられる。
また、オフセット制御回路11により各コンパレータC
MP0 ,CMP1 ,…,CMPN-2 ,CMPN-1 ,CM
PN のオフセットを調整するとき、例えば、コンパレー
タCMPK のオフセットを調整するとき、エンコーダ1
0の出力信号DATK に応じてオフセットを調整する方
法ではなく、エンコーダ10による出力された今回の信
号DATK と前回の信号DATK+1 との差(DATK −
DATK+1)に応じて調整する方法も考えられる。
【0047】以上説明したように、本実施形態によれ
ば、補正モード動作時に、スイッチ制御回路12aによ
り、スイッチング素子SWA を非導通状態に設定し、ス
イッチング素子SWR を導通状態に設定し、スイッチン
グ素子SW0 ,SW1 ,…,SWN-2 ,SWN-1 ,SW
N を順次導通状態に設定し、それに応じた基準電圧をア
ナログ信号としてコンパレータCMP0 ,CMP1 ,
…,CMPN-2 ,CMPN- 1 ,CMPN に帰還し、オフ
セット制御回路11により、エンコーダ10の出力信号
DATに応じて各コンパレータのオフセットを順次調整
するので、コンパレータの数分のポイントで補正でき、
補正精度の向上を図れ、アナログ/ディジタル変換回路
の非直線性誤差に対して補正できる。
ば、補正モード動作時に、スイッチ制御回路12aによ
り、スイッチング素子SWA を非導通状態に設定し、ス
イッチング素子SWR を導通状態に設定し、スイッチン
グ素子SW0 ,SW1 ,…,SWN-2 ,SWN-1 ,SW
N を順次導通状態に設定し、それに応じた基準電圧をア
ナログ信号としてコンパレータCMP0 ,CMP1 ,
…,CMPN-2 ,CMPN- 1 ,CMPN に帰還し、オフ
セット制御回路11により、エンコーダ10の出力信号
DATに応じて各コンパレータのオフセットを順次調整
するので、コンパレータの数分のポイントで補正でき、
補正精度の向上を図れ、アナログ/ディジタル変換回路
の非直線性誤差に対して補正できる。
【0048】第2実施形態 図4は本発明に係るアナログ/ディジタル変換回路の第
2の実施形態を示す回路図であり、図1の回路における
コンパレータ間の抵抗素子が二分割された場合回路の一
部分を示す概念図である。上述した第1の実施形態にお
いては、コンパレータのオフセットを調整することによ
り補正を行うが、本実施形態においては、コンパレータ
に入力される基準電圧を調整することにより、アナログ
/ディジタル変換回路の補正を行う。
2の実施形態を示す回路図であり、図1の回路における
コンパレータ間の抵抗素子が二分割された場合回路の一
部分を示す概念図である。上述した第1の実施形態にお
いては、コンパレータのオフセットを調整することによ
り補正を行うが、本実施形態においては、コンパレータ
に入力される基準電圧を調整することにより、アナログ
/ディジタル変換回路の補正を行う。
【0049】図4に示すように、図1の回路においてノ
ードNDk+1 とノードNDk との間に接続されている抵
抗素子Rk が、抵抗素子RMkとRNkとに二分割されてい
る。抵抗素子RMk,RNkの抵抗値は等しく、かつ、抵抗
素子RMk,RNkの抵抗値の合計は抵抗素子Rk の抵抗値
と同じである。これと同様に、ノードNDk+1 とノード
NDk+2 との間の抵抗素子Rk+1 が抵抗素子RMk+1とR
Nk+1に二分割される。
ードNDk+1 とノードNDk との間に接続されている抵
抗素子Rk が、抵抗素子RMkとRNkとに二分割されてい
る。抵抗素子RMk,RNkの抵抗値は等しく、かつ、抵抗
素子RMk,RNkの抵抗値の合計は抵抗素子Rk の抵抗値
と同じである。これと同様に、ノードNDk+1 とノード
NDk+2 との間の抵抗素子Rk+1 が抵抗素子RMk+1とR
Nk+1に二分割される。
【0050】抵抗素子RMk,RNkの接続点によりノード
NDMKが形成され、抵抗素子RMk+1,RNk+1の接続点に
よりノードNDMk+1が形成される。ノードNDMk+1とコ
ンパレータCMPk+1 の非反転入力端子“+”との間に
スイッチング素子SMk+1 が接続され、ノードNDk+1
とコンパレータCMPk+1の非反転入力端子“+”との
間にスイッチング素子SNk+1 が接続されている。同様
に、ノードNDMkとコンパレータCMPk の非反転入力
端子“+”との間にスイッチング素子SMk が接続さ
れ、ノードNDk とコンパレータCMPk の非反転入力
端子“+”との間にスイッチング素子SNk が接続され
ている。コンパレータCMPk およびCMPk+1 の反転
入力端子“−”はノードNDAに接続されている。ま
た、コンパレータCMPk およびCMPk+1 の出力端子
は図示しないエンコーダ10に接続されている。
NDMKが形成され、抵抗素子RMk+1,RNk+1の接続点に
よりノードNDMk+1が形成される。ノードNDMk+1とコ
ンパレータCMPk+1 の非反転入力端子“+”との間に
スイッチング素子SMk+1 が接続され、ノードNDk+1
とコンパレータCMPk+1の非反転入力端子“+”との
間にスイッチング素子SNk+1 が接続されている。同様
に、ノードNDMkとコンパレータCMPk の非反転入力
端子“+”との間にスイッチング素子SMk が接続さ
れ、ノードNDk とコンパレータCMPk の非反転入力
端子“+”との間にスイッチング素子SNk が接続され
ている。コンパレータCMPk およびCMPk+1 の反転
入力端子“−”はノードNDAに接続されている。ま
た、コンパレータCMPk およびCMPk+1 の出力端子
は図示しないエンコーダ10に接続されている。
【0051】ノードNDk とノードNDR との間に、ス
イッチング素子SWk が接続され、ノードNDk+1 とノ
ードNDR との間に、スイッチング素子SWk+1 が接続
されている。
イッチング素子SWk が接続され、ノードNDk+1 とノ
ードNDR との間に、スイッチング素子SWk+1 が接続
されている。
【0052】このような構成において、補正モードで動
作するとき、例えば、コンパレータCMPk において、
スイッチング素子SWk を導通状態に設定し、ノードN
Dkの基準電圧をアナログ/ディジタル変換回路の入力
側に帰還することにより、エンコーダ10の出力データ
に応じて、コンパレータCMPk の非反転入力端子
“+”に接続されたスイッチング素子SMk ,SNk の
内一つを選択し、それを導通状態に設定する。これによ
り、ノードNDk とノードNDk+1 との間の抵抗を二分
割する前に較べて1/2に細分された基準電圧をコンパ
レータCMPk に入力することができ、補正精度の向上
が図れる。また、基準電圧発生用抵抗素子をさらに細か
く分割することにより、基準電圧をより細かく調整で
き、補正精度をさらに向上できる。
作するとき、例えば、コンパレータCMPk において、
スイッチング素子SWk を導通状態に設定し、ノードN
Dkの基準電圧をアナログ/ディジタル変換回路の入力
側に帰還することにより、エンコーダ10の出力データ
に応じて、コンパレータCMPk の非反転入力端子
“+”に接続されたスイッチング素子SMk ,SNk の
内一つを選択し、それを導通状態に設定する。これによ
り、ノードNDk とノードNDk+1 との間の抵抗を二分
割する前に較べて1/2に細分された基準電圧をコンパ
レータCMPk に入力することができ、補正精度の向上
が図れる。また、基準電圧発生用抵抗素子をさらに細か
く分割することにより、基準電圧をより細かく調整で
き、補正精度をさらに向上できる。
【0053】図5は基準抵抗素子が三分割された場合の
アナログ/ディジタル変換回路の一例を示す具体的な回
路図である。以下、図5を用いて本例のアナログ/ディ
ジタル変換回路について説明する。
アナログ/ディジタル変換回路の一例を示す具体的な回
路図である。以下、図5を用いて本例のアナログ/ディ
ジタル変換回路について説明する。
【0054】図5において、コンパレータCMP0 ,C
MP1 ,CMP2 ,…,CMPN-1,CMPN およびエ
ンコーダ10の部分は図1に示す回路と同様であり、本
例においては、補正モード時に動作するレジスタ13,
14、演算器15およびスイッチング素子の導通/非導
通状態を制御するスイッチ制御回路12がそれぞれ設け
られている。
MP1 ,CMP2 ,…,CMPN-1,CMPN およびエ
ンコーダ10の部分は図1に示す回路と同様であり、本
例においては、補正モード時に動作するレジスタ13,
14、演算器15およびスイッチング素子の導通/非導
通状態を制御するスイッチ制御回路12がそれぞれ設け
られている。
【0055】また、SWVRT ,SWVRB ,SW0 ,SW
1 ,SW2 ,…,SWN-1 ,SWNは基準電圧を入力側
に帰還するためのスイッチング素子、SL0 ,SN0 ,
SM 0 ,SL1 ,SN1 ,SM1 ,SL2 ,SN2 ,S
M2 ,…,SLN-1 ,SNN- 1 ,SMN-1 ,SLN ,S
NN ,SMN は分圧された基準電圧をノードNDR に入
力するためのスイッチング素子、RVRB ,RM0 ,RL
1 ,RN1 ,RM1 ,RL2 ,RN2 ,RM2 ,R
L3 ,RN3 ,…,RMN-2 ,RLN-1 ,RNN-1,R
MN-1 ,RLN ,RVRT は分割された基準抵抗素子をそ
れぞれ示している。なお、抵抗素子RVRB の抵抗値は分
割された抵抗素子RL0 とRN0 の抵抗値の合計に等し
く、抵抗素子RVRT の抵抗値は分割された抵抗素子RM
N とRNNの抵抗値の合計に等しくなるように、設定さ
れている。
1 ,SW2 ,…,SWN-1 ,SWNは基準電圧を入力側
に帰還するためのスイッチング素子、SL0 ,SN0 ,
SM 0 ,SL1 ,SN1 ,SM1 ,SL2 ,SN2 ,S
M2 ,…,SLN-1 ,SNN- 1 ,SMN-1 ,SLN ,S
NN ,SMN は分圧された基準電圧をノードNDR に入
力するためのスイッチング素子、RVRB ,RM0 ,RL
1 ,RN1 ,RM1 ,RL2 ,RN2 ,RM2 ,R
L3 ,RN3 ,…,RMN-2 ,RLN-1 ,RNN-1,R
MN-1 ,RLN ,RVRT は分割された基準抵抗素子をそ
れぞれ示している。なお、抵抗素子RVRB の抵抗値は分
割された抵抗素子RL0 とRN0 の抵抗値の合計に等し
く、抵抗素子RVRT の抵抗値は分割された抵抗素子RM
N とRNNの抵抗値の合計に等しくなるように、設定さ
れている。
【0056】レジスタ13,14はシフトレジスタによ
り構成され、補正モード時に動作する。レジスタ13は
エンコーダ10からの信号DATを受け、それを保持し
て次段のレジスタ14または演算器15に転送する。レ
ジスタ14はレジスタ13からの信号DATを受け、そ
れを保持して演算器15に転送する。
り構成され、補正モード時に動作する。レジスタ13は
エンコーダ10からの信号DATを受け、それを保持し
て次段のレジスタ14または演算器15に転送する。レ
ジスタ14はレジスタ13からの信号DATを受け、そ
れを保持して演算器15に転送する。
【0057】演算器15は補正モード時に動作し、レジ
スタ13およびレジスタ14からの信号DATの減算処
理を行い、演算結果SDATをスイッチ制御回路12に
出力する。ここで、レジスタ13からの信号をDAT
k+1 、レジスタ14からの信号をDATk とすると、演
算器15において次式に示す演算処理が行われる。
スタ13およびレジスタ14からの信号DATの減算処
理を行い、演算結果SDATをスイッチ制御回路12に
出力する。ここで、レジスタ13からの信号をDAT
k+1 、レジスタ14からの信号をDATk とすると、演
算器15において次式に示す演算処理が行われる。
【0058】
【数1】 SDAT = DATk+1 − DATk …(1)
【0059】スイッチ制御回路12はモード制御信号S
MCを受けて、この信号に応じて各スイッチング素子の導
通/非導通状態を制御する。通常モード時に、スイッチ
制御回路12はスイッチング素子SWA を導通状態に設
定し、スイッチング素子SWR を非導通状態に設定す
る。補正モード時に、スイッチ制御回路12はスイッチ
ング素子SWA を非導通状態に設定し、スイッチング素
子SWR を導通状態に設定する。さらに、スイッチング
素子SWVRB ,SW0 ,SW1 ,SW2 ,…,S
WN-1 ,SWN ,SWVRTの各スイッチング素子を順次
に導通状態に設定し、例えば、スイッチング素子SWk
が導通状態に設定されたとき、演算器15からの演算結
果SDATに応じてスイッチング素子SLk ,SNk ,
SMk の内の一つを導通状態に設定する。そして、その
スイッチング素子SLk ,SNk ,SMk の設定状態を
保持し、通常モード動作時にこの設定状態を保持する。
MCを受けて、この信号に応じて各スイッチング素子の導
通/非導通状態を制御する。通常モード時に、スイッチ
制御回路12はスイッチング素子SWA を導通状態に設
定し、スイッチング素子SWR を非導通状態に設定す
る。補正モード時に、スイッチ制御回路12はスイッチ
ング素子SWA を非導通状態に設定し、スイッチング素
子SWR を導通状態に設定する。さらに、スイッチング
素子SWVRB ,SW0 ,SW1 ,SW2 ,…,S
WN-1 ,SWN ,SWVRTの各スイッチング素子を順次
に導通状態に設定し、例えば、スイッチング素子SWk
が導通状態に設定されたとき、演算器15からの演算結
果SDATに応じてスイッチング素子SLk ,SNk ,
SMk の内の一つを導通状態に設定する。そして、その
スイッチング素子SLk ,SNk ,SMk の設定状態を
保持し、通常モード動作時にこの設定状態を保持する。
【0060】以下、上述したアナログ/ディジタル変換
回路の構成に基づき、その動作を説明すると同時に、本
発明に係るアナログ/ディジタル変換回路の補正時動作
を明記する。まず、通常モード時の動作を説明する。ア
ナログ/ディジタル変換回路は通常モードで動作すると
き、スイッチ制御回路12により、スイッチング素子S
WAが導通状態に設定され、スイッチング素子SWR が
非導通状態に設定されている。
回路の構成に基づき、その動作を説明すると同時に、本
発明に係るアナログ/ディジタル変換回路の補正時動作
を明記する。まず、通常モード時の動作を説明する。ア
ナログ/ディジタル変換回路は通常モードで動作すると
き、スイッチ制御回路12により、スイッチング素子S
WAが導通状態に設定され、スイッチング素子SWR が
非導通状態に設定されている。
【0061】これにより、入力端子TINに入力されたア
ナログ信号が導通状態にあるスイッチング素子SWA を
介して、ノードNDA に入力され、さらにコンパレータ
CMP0 ,CMP1 ,CMP2 ,…,CMPN-1 ,CM
PN の反転入力端子“−”に入力される。一方、各コン
パレータCMPk の非反転入力端子“+”に接続されて
いるスイッチング素子SLk ,SNk ,SMk の内の一
つが、スイッチ制御回路12により導通状態に設定され
ている。これに応じて分圧ノードの分圧電圧が基準電圧
として、コンパレータCMPk の非反転入力端子“+”
に入力される。
ナログ信号が導通状態にあるスイッチング素子SWA を
介して、ノードNDA に入力され、さらにコンパレータ
CMP0 ,CMP1 ,CMP2 ,…,CMPN-1 ,CM
PN の反転入力端子“−”に入力される。一方、各コン
パレータCMPk の非反転入力端子“+”に接続されて
いるスイッチング素子SLk ,SNk ,SMk の内の一
つが、スイッチ制御回路12により導通状態に設定され
ている。これに応じて分圧ノードの分圧電圧が基準電圧
として、コンパレータCMPk の非反転入力端子“+”
に入力される。
【0062】コンパレータCMPk は、非反転入力端子
“+”と反転入力端子“−”の両方に入力された信号の
レベルに基づき、出力信号のレベルを設定し、エンコー
ダ10に出力する。例えば、非反転入力端子“+”に入
力された基準電圧のレベルが反転入力端子“−”に入力
された信号のレベルより高い場合、出力端子にハイレベ
ルの信号が出力され、一方、非反転入力端子“+”に入
力された基準電圧のレベルが反転入力端子“−”に入力
された信号のレベルより低い場合、出力端子にローレベ
ルの信号が出力される。
“+”と反転入力端子“−”の両方に入力された信号の
レベルに基づき、出力信号のレベルを設定し、エンコー
ダ10に出力する。例えば、非反転入力端子“+”に入
力された基準電圧のレベルが反転入力端子“−”に入力
された信号のレベルより高い場合、出力端子にハイレベ
ルの信号が出力され、一方、非反転入力端子“+”に入
力された基準電圧のレベルが反転入力端子“−”に入力
された信号のレベルより低い場合、出力端子にローレベ
ルの信号が出力される。
【0063】エンコーダ10は、各コンパレータCMP
0 ,CMP1 ,CMP2 ,…,CMPN-1 ,CMPN か
らの信号のレベルに基づき、ディジタル信号DATを発
生し、これをアナログ/ディジタル変換回路の変換結果
として、外部に出力する。
0 ,CMP1 ,CMP2 ,…,CMPN-1 ,CMPN か
らの信号のレベルに基づき、ディジタル信号DATを発
生し、これをアナログ/ディジタル変換回路の変換結果
として、外部に出力する。
【0064】次いで、補正モード時の動作について説明
し、本発明に係るアナログ/ディジタル変換回路の補正
時動作を説明する。補正モード時に、スイッチ制御回路
12により、スイッチング素子SWA が非導通状態に設
定され、スイッチング素子SWR が導通状態に設定され
る。これにより、アナログ信号入力端子TINがノードN
DA から切り離され、導通状態に設定されたスイッチン
グ素子SWR を介して、ノードNDA にノードND R の
電圧が入力される。なお、ノードNDR の電圧は、スイ
ッチング素子SWVR B ,SW0 ,SW1 ,SW2 ,…,
SWN-1 ,SWN ,SWVRT の内、スイッチ制御回路1
2により導通状態に設定されているスイッチング素子に
対応する分圧ノードの電圧となる。
し、本発明に係るアナログ/ディジタル変換回路の補正
時動作を説明する。補正モード時に、スイッチ制御回路
12により、スイッチング素子SWA が非導通状態に設
定され、スイッチング素子SWR が導通状態に設定され
る。これにより、アナログ信号入力端子TINがノードN
DA から切り離され、導通状態に設定されたスイッチン
グ素子SWR を介して、ノードNDA にノードND R の
電圧が入力される。なお、ノードNDR の電圧は、スイ
ッチング素子SWVR B ,SW0 ,SW1 ,SW2 ,…,
SWN-1 ,SWN ,SWVRT の内、スイッチ制御回路1
2により導通状態に設定されているスイッチング素子に
対応する分圧ノードの電圧となる。
【0065】さらに、各コンパレータCMPk の非反転
入力端子“+”に接続されているスイッチング素子SL
k ,SNk ,SMk の内スイッチング素子SNk が導通
状態に設定され、ノードNDR に接続されたスイッチン
グ素子SWVRB ,SW0 ,SW1 ,SW2 ,…,SW
N-1 ,SWN ,SWVRT が順次に導通状態に設定され、
それぞれのスイッチング素子の導通状態におけるエンコ
ーダ10の出力信号DATがレジスタ13,14により
順次シフトされ、そして、演算器15により、式(1)
に示す演算処理が行われ、演算結果SDATがスイッチ
制御回路12に出力され、これに基づきスイッチ制御回
路12が各スイッチング素子SLk ,SN k ,SMk の
内の一つを導通状態に保持し、他の二つを非導通状態に
保持する。
入力端子“+”に接続されているスイッチング素子SL
k ,SNk ,SMk の内スイッチング素子SNk が導通
状態に設定され、ノードNDR に接続されたスイッチン
グ素子SWVRB ,SW0 ,SW1 ,SW2 ,…,SW
N-1 ,SWN ,SWVRT が順次に導通状態に設定され、
それぞれのスイッチング素子の導通状態におけるエンコ
ーダ10の出力信号DATがレジスタ13,14により
順次シフトされ、そして、演算器15により、式(1)
に示す演算処理が行われ、演算結果SDATがスイッチ
制御回路12に出力され、これに基づきスイッチ制御回
路12が各スイッチング素子SLk ,SN k ,SMk の
内の一つを導通状態に保持し、他の二つを非導通状態に
保持する。
【0066】この処理がスイッチング素子SL0 ,SN
0 ,SM0 の組からスイッチング素子SLN ,SNN ,
SMN の組まで順次行われ、各スイッチング素子組SL
k ,SNk ,SMk の内、一つのみが導通状態に設定さ
れる。そしてこの設定状態がスイッチ制御回路12によ
り保持され、通常モード時に用いられる。これにより、
各コンパレータCMPk の非反転入力端子“+”に入力
される基準電圧が微調整される。
0 ,SM0 の組からスイッチング素子SLN ,SNN ,
SMN の組まで順次行われ、各スイッチング素子組SL
k ,SNk ,SMk の内、一つのみが導通状態に設定さ
れる。そしてこの設定状態がスイッチ制御回路12によ
り保持され、通常モード時に用いられる。これにより、
各コンパレータCMPk の非反転入力端子“+”に入力
される基準電圧が微調整される。
【0067】以下、図5の回路図および図6〜図9に示
すアナログ/ディジタル変換回路の出力コード/入力電
圧のグラフを参照しながら、基準電圧の補正について詳
細に説明する。なお、図6〜図9に示す出力コードはエ
ンコーダ10の出力信号DATである。補正モード時
に、まずスイッチング素子SWA が非導通状態、スイッ
チング素子SWR が導通状態に設定される。そして、各
スイッチング素子組SLk ,SN k ,SMk の内、スイ
ッチング素子SNk が導通状態に設定される。すなわ
ち、図5に示すスイッチング素子SN0 ,SN1 ,SN
2 ,…,SNN-1 ,SNN がすべて導通状態に設定され
る。
すアナログ/ディジタル変換回路の出力コード/入力電
圧のグラフを参照しながら、基準電圧の補正について詳
細に説明する。なお、図6〜図9に示す出力コードはエ
ンコーダ10の出力信号DATである。補正モード時
に、まずスイッチング素子SWA が非導通状態、スイッ
チング素子SWR が導通状態に設定される。そして、各
スイッチング素子組SLk ,SN k ,SMk の内、スイ
ッチング素子SNk が導通状態に設定される。すなわ
ち、図5に示すスイッチング素子SN0 ,SN1 ,SN
2 ,…,SNN-1 ,SNN がすべて導通状態に設定され
る。
【0068】スイッチ制御回路12により、スイッチン
グ素子SWVRB が導通状態に設定される。この状態にお
いて、基準電圧VRBの電圧が各コンパレータCMP0 ,
CMP1 ,CMP2 ,…,CMPN-1 ,CMPN の反転
入力端子“−”に入力され、各コンパレータCMP0 ,
CMP1 ,CMP2 ,…,CMPN-1 ,CMPN の非反
転入力端子“+”に、導通状態に設定されているスイッ
チング素子SN0 ,SN1 ,SN2 ,…,SNN-1 ,S
NN を介して接続されている分圧ノードの電圧が基準電
圧として入力される。このとき、エンコーダ10の出力
信号DAT0 がレジスタ13に保持される。
グ素子SWVRB が導通状態に設定される。この状態にお
いて、基準電圧VRBの電圧が各コンパレータCMP0 ,
CMP1 ,CMP2 ,…,CMPN-1 ,CMPN の反転
入力端子“−”に入力され、各コンパレータCMP0 ,
CMP1 ,CMP2 ,…,CMPN-1 ,CMPN の非反
転入力端子“+”に、導通状態に設定されているスイッ
チング素子SN0 ,SN1 ,SN2 ,…,SNN-1 ,S
NN を介して接続されている分圧ノードの電圧が基準電
圧として入力される。このとき、エンコーダ10の出力
信号DAT0 がレジスタ13に保持される。
【0069】次いで、スイッチ制御回路12により、ス
イッチング素子SWVRB が非導通状態に設定され、スイ
ッチング素子SW0 が導通状態に設定される。この状態
において、スイッチング素子SW0 に接続されている分
圧ノードの電圧が各コンパレータCMP0 ,CMP1 ,
CMP2 ,…,CMPN-1 ,CMPNの反転入力端子
“−”に入力される。このとき、エンコーダ10から出
力される信号DATが0になるべきである。信号DAT
が1になっているとき、スイッチ制御回路12により、
スイッチング素子SN0 が非導通状態に設定され、スイ
ッチング素子SM0 が導通状態に設定される。これによ
り、コンパレータCMP0 に入力される基準電圧のレベ
ルが高く調整され、スイッチング素子SW0 を介して入
力された基準電圧がアナログ信号入力側へ帰還されたと
き、エンコーダ10の出力信号DATが0となる。この
信号がDAT0 として、レジスタ13に保持される。
イッチング素子SWVRB が非導通状態に設定され、スイ
ッチング素子SW0 が導通状態に設定される。この状態
において、スイッチング素子SW0 に接続されている分
圧ノードの電圧が各コンパレータCMP0 ,CMP1 ,
CMP2 ,…,CMPN-1 ,CMPNの反転入力端子
“−”に入力される。このとき、エンコーダ10から出
力される信号DATが0になるべきである。信号DAT
が1になっているとき、スイッチ制御回路12により、
スイッチング素子SN0 が非導通状態に設定され、スイ
ッチング素子SM0 が導通状態に設定される。これによ
り、コンパレータCMP0 に入力される基準電圧のレベ
ルが高く調整され、スイッチング素子SW0 を介して入
力された基準電圧がアナログ信号入力側へ帰還されたと
き、エンコーダ10の出力信号DATが0となる。この
信号がDAT0 として、レジスタ13に保持される。
【0070】次に、コンパレータCMP1 に入力される
基準電圧の調整が行われる。スイッチ制御回路12によ
り、スイッチング素子SW0 が非導通状態に切り換えら
れ、スイッチング素子SW1 が導通状態に切り換えられ
る。このとき、エンコーダ10から出力される信号DA
Tが1になるべきである。そして、このときの変換デー
タが信号DAT1 として、レジスタ13に保持され、レ
ジスタ13に保持されていた信号DAT0 がレジスタ1
4に転送され、レジスタ14に保持される。
基準電圧の調整が行われる。スイッチ制御回路12によ
り、スイッチング素子SW0 が非導通状態に切り換えら
れ、スイッチング素子SW1 が導通状態に切り換えられ
る。このとき、エンコーダ10から出力される信号DA
Tが1になるべきである。そして、このときの変換デー
タが信号DAT1 として、レジスタ13に保持され、レ
ジスタ13に保持されていた信号DAT0 がレジスタ1
4に転送され、レジスタ14に保持される。
【0071】レジスタ13およびレジスタ14に保持さ
れた信号DAT1 と信号DAT0 が演算器15に入力さ
れ、演算器15により演算処理が行われ、演算結果SD
ATがスイッチ制御回路12に出力される。そして、ス
イッチ制御回路12は、演算結果SDATに基づき、ス
イッチング素子組SL1 ,SN1 ,SM1 の内の一つを
導通状態に設定し、他の二つを非導通状態に設定する。
これにより、コンパレータCMP1 に入力される基準電
圧が微調整される。例えば、演算器15の演算結果SD
ATが1であるときは、コンパレータCMP1 が正常に
動作することを示し、コンパレータCMP1 に入力され
る基準電圧を調整する必要がない。すなわち、スイッチ
ング素子SN1 が導通状態に保持され、他の二つのスイ
ッチング素子SL1 ,SM1 が非導通状態に保持され
る。
れた信号DAT1 と信号DAT0 が演算器15に入力さ
れ、演算器15により演算処理が行われ、演算結果SD
ATがスイッチ制御回路12に出力される。そして、ス
イッチ制御回路12は、演算結果SDATに基づき、ス
イッチング素子組SL1 ,SN1 ,SM1 の内の一つを
導通状態に設定し、他の二つを非導通状態に設定する。
これにより、コンパレータCMP1 に入力される基準電
圧が微調整される。例えば、演算器15の演算結果SD
ATが1であるときは、コンパレータCMP1 が正常に
動作することを示し、コンパレータCMP1 に入力され
る基準電圧を調整する必要がない。すなわち、スイッチ
ング素子SN1 が導通状態に保持され、他の二つのスイ
ッチング素子SL1 ,SM1 が非導通状態に保持され
る。
【0072】以下、一般性を失わずに、コンパレータC
MPk+1 に入力される基準電圧に対する補正、すなわ
ち、コンパレータCMPk+1 に接続されているスイッチ
ング素子SLk+1 ,SNk+1 ,SMk+1 の導通状態の設
定について詳細に説明する。このとき、レジスタ13に
はk+1番目のエンコーダ10の出力信号DATk+ 1 が
保持されており、レジスタ14には前回、すなわち、k
番目のエンコーダ10の出力信号DATk が保持されて
いる。演算器15は式(1)に示す演算処理を行い、演
算結果SDATを出力する。ここで、演算器15からの
演算結果SDATが0,1,2,−1の4つの状態につ
いて、図6〜図9に示すグラフを参照しながらそれぞれ
の場合の補正動作について説明する。
MPk+1 に入力される基準電圧に対する補正、すなわ
ち、コンパレータCMPk+1 に接続されているスイッチ
ング素子SLk+1 ,SNk+1 ,SMk+1 の導通状態の設
定について詳細に説明する。このとき、レジスタ13に
はk+1番目のエンコーダ10の出力信号DATk+ 1 が
保持されており、レジスタ14には前回、すなわち、k
番目のエンコーダ10の出力信号DATk が保持されて
いる。演算器15は式(1)に示す演算処理を行い、演
算結果SDATを出力する。ここで、演算器15からの
演算結果SDATが0,1,2,−1の4つの状態につ
いて、図6〜図9に示すグラフを参照しながらそれぞれ
の場合の補正動作について説明する。
【0073】まず、演算器15から(SDAT=0)の
演算結果が得られた場合、図6に示すように、エンコー
ダ10におけるk+1番目とk番目の出力信号DAT
k+1 とDATk が同じ値である。
演算結果が得られた場合、図6に示すように、エンコー
ダ10におけるk+1番目とk番目の出力信号DAT
k+1 とDATk が同じ値である。
【0074】本来、エンコーダ10におけるk+1番目
の出力信号DATk+1 がk番目の出力信号DATk より
1だけ増えた値になるべきなので、スイッチ制御回路1
2により、スイッチング素子SNk+1 が非導通状態に切
り換えられ、スイッチング素子SLk+1 が導通状態に切
り換えられる。これにより、コンパレータCMPk+1に
入力された基準電圧のレベルが下げられ、エンコーダ1
0の出力値が上方に修正されるので、コンパレータCM
Pk+1 に入力される基準電圧が補正されることとなる。
の出力信号DATk+1 がk番目の出力信号DATk より
1だけ増えた値になるべきなので、スイッチ制御回路1
2により、スイッチング素子SNk+1 が非導通状態に切
り換えられ、スイッチング素子SLk+1 が導通状態に切
り換えられる。これにより、コンパレータCMPk+1に
入力された基準電圧のレベルが下げられ、エンコーダ1
0の出力値が上方に修正されるので、コンパレータCM
Pk+1 に入力される基準電圧が補正されることとなる。
【0075】次に、演算器15から(SDAT=1)の
演算結果が得られた場合、図7に示すように、エンコー
ダ10におけるk+1番目の出力信号DATk+1 はk番
目の出力信号DATk より1だけ増えた値である。これ
は正常なので、スイッチ制御回路12により、スイッチ
ング素子SNk+1 が導通状態に保持され、コンパレータ
CMPk+1 に入力される基準電圧は変更されない。
演算結果が得られた場合、図7に示すように、エンコー
ダ10におけるk+1番目の出力信号DATk+1 はk番
目の出力信号DATk より1だけ増えた値である。これ
は正常なので、スイッチ制御回路12により、スイッチ
ング素子SNk+1 が導通状態に保持され、コンパレータ
CMPk+1 に入力される基準電圧は変更されない。
【0076】次に、演算器15から(SDAT=2)の
演算結果が得られた場合、図8(a)に示すように、エ
ンコーダ10におけるk+1番目の出力信号DATk+1
はk番目の出力信号DATk より2だけ増えた値であ
る。
演算結果が得られた場合、図8(a)に示すように、エ
ンコーダ10におけるk+1番目の出力信号DATk+1
はk番目の出力信号DATk より2だけ増えた値であ
る。
【0077】このとき、スイッチ制御回路12により、
スイッチング素子SNk+1 が非導通状態に切り換えら
れ、スイッチング素子SMk+1 が導通状態に切り換えら
れる。これにより、コンパレータCMPk+1 に入力され
る基準電圧が上げられ、エンコーダ10の出力値が下方
に修正されるので、コンパレータCMPk+1 に入力され
る基準電圧が補正されることとなる。
スイッチング素子SNk+1 が非導通状態に切り換えら
れ、スイッチング素子SMk+1 が導通状態に切り換えら
れる。これにより、コンパレータCMPk+1 に入力され
る基準電圧が上げられ、エンコーダ10の出力値が下方
に修正されるので、コンパレータCMPk+1 に入力され
る基準電圧が補正されることとなる。
【0078】この補正により、演算結果SDATが1に
なれば、補正が成功しスイッチング素子SMk+1 の導通
状態が保持される。一方、このような補正でも演算結果
SDATが2のままであれば、スイッチング素子SM
k+1 を導通状態に保持したままにして、スイッチング素
子SWk+1 を非導通状態に設定し、スイッチング素子S
Wk+2 を導通状態に設定し、コンパレータCMPk+2 の
補正に進む。
なれば、補正が成功しスイッチング素子SMk+1 の導通
状態が保持される。一方、このような補正でも演算結果
SDATが2のままであれば、スイッチング素子SM
k+1 を導通状態に保持したままにして、スイッチング素
子SWk+1 を非導通状態に設定し、スイッチング素子S
Wk+2 を導通状態に設定し、コンパレータCMPk+2 の
補正に進む。
【0079】そして、コンパレータCMPk+2 の補正時
に、積分直線性誤差を重視し、これを抑制するならば、
スイッチング素子SMk+2 が導通状態に保持され、図8
(b)に示す方向へ設定される。
に、積分直線性誤差を重視し、これを抑制するならば、
スイッチング素子SMk+2 が導通状態に保持され、図8
(b)に示す方向へ設定される。
【0080】次いで、演算器15から(SDAT=−
1)の演算結果が得られた場合、図9(a)に示すよう
に、エンコーダ10におけるk+1番目の出力信号DA
Tk+1はk番目の出力信号DATk より1だけ減少した
値である。このとき、スイッチ制御回路12により、ス
イッチング素子SNk+1 が非導通状態に切り換えられ、
スイッチング素子SLk+1 が導通状態に切り換えられ
る。これにより、コンパレータCMPk+1 に入力される
基準電圧のレベルが下げられ、エンコーダ10の出力値
が上方に修正される。
1)の演算結果が得られた場合、図9(a)に示すよう
に、エンコーダ10におけるk+1番目の出力信号DA
Tk+1はk番目の出力信号DATk より1だけ減少した
値である。このとき、スイッチ制御回路12により、ス
イッチング素子SNk+1 が非導通状態に切り換えられ、
スイッチング素子SLk+1 が導通状態に切り換えられ
る。これにより、コンパレータCMPk+1 に入力される
基準電圧のレベルが下げられ、エンコーダ10の出力値
が上方に修正される。
【0081】この補正により、演算結果SDATが1あ
るいは0になれば、補正が成功しスイッチング素子SL
k+1 の導通状態が保持される。一方、このような補正で
も演算結果SDATが−1のままであれば、スイッチン
グ素子SLk+1 を導通状態に保持したままにして、スイ
ッチング素子SWk+1を非導通状態に設定し、スイッチ
ング素子SWk+2 を導通状態に設定し、コンパレータC
MPk+2 の補正に進む。
るいは0になれば、補正が成功しスイッチング素子SL
k+1 の導通状態が保持される。一方、このような補正で
も演算結果SDATが−1のままであれば、スイッチン
グ素子SLk+1 を導通状態に保持したままにして、スイ
ッチング素子SWk+1を非導通状態に設定し、スイッチ
ング素子SWk+2 を導通状態に設定し、コンパレータC
MPk+2 の補正に進む。
【0082】そして、コンパレータCMPk+2 の補正時
に、積分直線性誤差を重視し、これを抑制するならば、
スイッチング素子SLk+2 が導通状態に保持され、図8
(b)に示す方向へ設定される。
に、積分直線性誤差を重視し、これを抑制するならば、
スイッチング素子SLk+2 が導通状態に保持され、図8
(b)に示す方向へ設定される。
【0083】以上に説明したように、各コンパレータC
MP0 ,CMP1 ,CMP2 ,…,CMPN-1 ,CMP
N に入力される基準電圧が微調整され、図6に示す(S
DAT=0)場合または図9(a),(b)に示す(S
DAT=−1)の場合に最も有効であり、上述した補正
により十分な効果が得られる。また、図8(a),
(b)に示す(SDAT=2)の場合、さらに以上に説
明しなかった(SDAT=−2)の場合においても、上
述した補正によりアナログ/ディジタル変換回路全体の
誤差、例えば、積分直線性誤差およびモノトニシティが
改善される方向に補正される。
MP0 ,CMP1 ,CMP2 ,…,CMPN-1 ,CMP
N に入力される基準電圧が微調整され、図6に示す(S
DAT=0)場合または図9(a),(b)に示す(S
DAT=−1)の場合に最も有効であり、上述した補正
により十分な効果が得られる。また、図8(a),
(b)に示す(SDAT=2)の場合、さらに以上に説
明しなかった(SDAT=−2)の場合においても、上
述した補正によりアナログ/ディジタル変換回路全体の
誤差、例えば、積分直線性誤差およびモノトニシティが
改善される方向に補正される。
【0084】なお、上述した補正動作においては、下方
の基準電圧、すなわち、基準電圧V RB側から補正が始ま
り、コンパレータCMP0 に入力される基準電圧を最初
に補正し、順次上方へ補正していくが、これに限定され
るものではなく、例えば、上方の基準電圧、すなわち、
基準電圧VRT側から補正が始まり、コンパレータCMP
N に入力される基準電圧を最初に補正し、順次下方へ補
正していく方法も適用できる。この場合、演算器15に
おいて、演算結果SDATとして、前回の信号DATk
と今回の信号DATk+1 との差を出力する、すなわち、
(SDAT=DATk −DATk+1 )。そして、上述し
た補正動作と同様に、演算結果SDATに応じて、コン
パレータCMPk に基準電圧を入力するスイッチング素
子SLk,SNk ,SMk の導通状態を設定すればよ
い。ここで、補正動作に関する詳細の説明は省略する。
の基準電圧、すなわち、基準電圧V RB側から補正が始ま
り、コンパレータCMP0 に入力される基準電圧を最初
に補正し、順次上方へ補正していくが、これに限定され
るものではなく、例えば、上方の基準電圧、すなわち、
基準電圧VRT側から補正が始まり、コンパレータCMP
N に入力される基準電圧を最初に補正し、順次下方へ補
正していく方法も適用できる。この場合、演算器15に
おいて、演算結果SDATとして、前回の信号DATk
と今回の信号DATk+1 との差を出力する、すなわち、
(SDAT=DATk −DATk+1 )。そして、上述し
た補正動作と同様に、演算結果SDATに応じて、コン
パレータCMPk に基準電圧を入力するスイッチング素
子SLk,SNk ,SMk の導通状態を設定すればよ
い。ここで、補正動作に関する詳細の説明は省略する。
【0085】また、図5に示す本回路例においては、基
準電圧分圧用抵抗素子が三分割されているが、これに限
定されるものではなく、他の分割比率もできる。例え
ば、コンパレータCMP0 ,CMP1 ,CMP2 ,…,
CMPN-1 ,CMPN の特性を考慮して、抵抗値の比率
を任意に設定することができる。さらに、コンパレータ
の検出特性がよければ、抵抗素子の分割数を増やすこと
により、より精度の高い補正が可能である。
準電圧分圧用抵抗素子が三分割されているが、これに限
定されるものではなく、他の分割比率もできる。例え
ば、コンパレータCMP0 ,CMP1 ,CMP2 ,…,
CMPN-1 ,CMPN の特性を考慮して、抵抗値の比率
を任意に設定することができる。さらに、コンパレータ
の検出特性がよければ、抵抗素子の分割数を増やすこと
により、より精度の高い補正が可能である。
【0086】また、本例においては、フラッシュ型のア
ナログ/ディジタル変換回路として、その補正について
説明したが、フラッシュ型に限定されるものではなく、
他のセミフラッシュ型、ハーフフラッシュ型にも適用で
きる。すなわち、コンパレータを複数使用し、各コンパ
レータに基準電圧を与える回路で、コンパレータのアナ
ログ信号入力側に基準電圧を帰還でき、これにより補正
が行える回路であれば、本例で示すアナログ/ディジタ
ル変換回路が適用できる。
ナログ/ディジタル変換回路として、その補正について
説明したが、フラッシュ型に限定されるものではなく、
他のセミフラッシュ型、ハーフフラッシュ型にも適用で
きる。すなわち、コンパレータを複数使用し、各コンパ
レータに基準電圧を与える回路で、コンパレータのアナ
ログ信号入力側に基準電圧を帰還でき、これにより補正
が行える回路であれば、本例で示すアナログ/ディジタ
ル変換回路が適用できる。
【0087】さらに、セミフラッシュ型、ハーフフラッ
シュ型のようなマルチステップ方式のアナログ/ディジ
タル変換回路において、コンパレータの前にサンプルホ
ールドなど別の回路を備えるものにおいても、これらの
回路を含めた補正ができる。
シュ型のようなマルチステップ方式のアナログ/ディジ
タル変換回路において、コンパレータの前にサンプルホ
ールドなど別の回路を備えるものにおいても、これらの
回路を含めた補正ができる。
【0088】以上説明したように、本実施形態によれ
ば、基準電圧分圧用抵抗素子を三分割し、分割された各
抵抗素子間の接続ノードとコンパレータCMPk との間
に、スイッチング素子SLk ,SNk ,SMk を接続
し、補正モード時に、スイッチ制御回路12により、順
番にスイッチング素子SWk を導通状態に設定し、レジ
スタ13,14によりエンコーダ10からのk+1番目
とk番目の出力データを記憶し、演算器15の演算処理
により、これらの出力データの差SDATを出力し、こ
れに応じてスイッチ制御回路12はスイッチング素子S
Lk ,SNk ,SM k の内の一つを導通状態に保持し、
他の二つのスイッチング素子を非導通状態に保持するの
で、各コンパレータに入力される基準電圧を微調整で
き、コンパレータまたはコンパレータの前に接続されて
いるサンプルホールド回路の特性による誤差が補正で
き、高精度のアナログ/ディジタル変換回路を実現でき
る。
ば、基準電圧分圧用抵抗素子を三分割し、分割された各
抵抗素子間の接続ノードとコンパレータCMPk との間
に、スイッチング素子SLk ,SNk ,SMk を接続
し、補正モード時に、スイッチ制御回路12により、順
番にスイッチング素子SWk を導通状態に設定し、レジ
スタ13,14によりエンコーダ10からのk+1番目
とk番目の出力データを記憶し、演算器15の演算処理
により、これらの出力データの差SDATを出力し、こ
れに応じてスイッチ制御回路12はスイッチング素子S
Lk ,SNk ,SM k の内の一つを導通状態に保持し、
他の二つのスイッチング素子を非導通状態に保持するの
で、各コンパレータに入力される基準電圧を微調整で
き、コンパレータまたはコンパレータの前に接続されて
いるサンプルホールド回路の特性による誤差が補正で
き、高精度のアナログ/ディジタル変換回路を実現でき
る。
【0089】
【発明の効果】以上説明したように、本発明のアナログ
/ディジタル変換回路によれば、アナログ/ディジタル
変換回路に使用されるコンパレータの数分のポイント数
で補正でき、また、サンプルホールドなどの回路を含め
た補正ができ、補正精度の向上を図れる。かつ、半導体
チップに備えた抵抗素子を用いることができ、チップサ
イズの過剰の増加を抑制でき、高精度の補正ができる利
点がある。さらに、本発明によれば、アナログ/ディジ
タル変換回路にある微分性誤差、積分性誤差およびモノ
トニシティなどの非直線性誤差に対して補正でき、高速
動作を損なうことなく高精度のアナログ/ディジタル変
換回路を実現できる利点がある。
/ディジタル変換回路によれば、アナログ/ディジタル
変換回路に使用されるコンパレータの数分のポイント数
で補正でき、また、サンプルホールドなどの回路を含め
た補正ができ、補正精度の向上を図れる。かつ、半導体
チップに備えた抵抗素子を用いることができ、チップサ
イズの過剰の増加を抑制でき、高精度の補正ができる利
点がある。さらに、本発明によれば、アナログ/ディジ
タル変換回路にある微分性誤差、積分性誤差およびモノ
トニシティなどの非直線性誤差に対して補正でき、高速
動作を損なうことなく高精度のアナログ/ディジタル変
換回路を実現できる利点がある。
【図1】本発明に係るアナログ/ディジタル変換回路の
第1の実施形態を示す回路図である。
第1の実施形態を示す回路図である。
【図2】コンパレータの一例を示す回路図である。
【図3】本発明における補正曲線の一例示すグラフであ
る。
る。
【図4】本発明に係るアナログ/ディジタル変換回路の
第2の実施形態を示す回路図である。
第2の実施形態を示す回路図である。
【図5】基準抵抗素子を三分割する場合の回路図であ
る。
る。
【図6】(SDAT=0)のときの補正を示すグラフで
ある。
ある。
【図7】(SDAT=1)のときの補正を示すグラフで
ある。
ある。
【図8】(SDAT=2)のときの補正を示すグラフで
ある。
ある。
【図9】(SDAT=−1)のときの補正を示すグラフ
である。
である。
【図10】従来の補正回路付きアナログ/ディジタル変
換回路の一例を示す回路図である。
換回路の一例を示す回路図である。
【図11】従来の補正における変換特性を示すグラフで
ある。
ある。
1,2…補正回路、3…基準電圧VRTの供給線、4…基
準電圧VRBの供給線、10…エンコーダ、11…オフセ
ット制御回路、12,12a…スイッチ制御回路、1
3,14…レジスタ、15…演算器、CMP0 ,CMP
1 ,…,CMPN- 2 ,CMPN-1 ,CMPN …コンパレ
ータ、SWA ,SWR ,SW0 ,SW1 ,…,S
WN-2 ,SWN-1 ,SWN …スイッチング素子、
RVRB ,R0 ,R1 ,…,RN-2 ,RN-1 ,RN …抵抗
素子、TIN…アナログ信号入力端子、SWVRT ,SW
VRB ,SW0 ,SW1 ,SW2 ,…,SWN-1 ,S
WN ,SL0 ,SN0 ,SM0 ,SL1 ,SN1 ,SM
1 ,SL2 ,SN2 ,SM2 ,…,SLN-1 ,S
NN-1 ,SMN-1 ,SLN ,SNN ,SMN …スイッチ
ング素子、RVRB ,RM 0 ,RL1 ,RN1 ,RM1 ,
RL2 ,RN2 ,RM2 ,RL3 ,RN3 ,…,RM
N-2 ,RLN-1 ,RNN-1 ,RMN-1 ,RLN ,RVRT
…抵抗素子、PT0〜PT3 …pMOSトランジスタ、
NT1 ,NT2 …nMOSトランジスタ、I S …電流
源。
準電圧VRBの供給線、10…エンコーダ、11…オフセ
ット制御回路、12,12a…スイッチ制御回路、1
3,14…レジスタ、15…演算器、CMP0 ,CMP
1 ,…,CMPN- 2 ,CMPN-1 ,CMPN …コンパレ
ータ、SWA ,SWR ,SW0 ,SW1 ,…,S
WN-2 ,SWN-1 ,SWN …スイッチング素子、
RVRB ,R0 ,R1 ,…,RN-2 ,RN-1 ,RN …抵抗
素子、TIN…アナログ信号入力端子、SWVRT ,SW
VRB ,SW0 ,SW1 ,SW2 ,…,SWN-1 ,S
WN ,SL0 ,SN0 ,SM0 ,SL1 ,SN1 ,SM
1 ,SL2 ,SN2 ,SM2 ,…,SLN-1 ,S
NN-1 ,SMN-1 ,SLN ,SNN ,SMN …スイッチ
ング素子、RVRB ,RM 0 ,RL1 ,RN1 ,RM1 ,
RL2 ,RN2 ,RM2 ,RL3 ,RN3 ,…,RM
N-2 ,RLN-1 ,RNN-1 ,RMN-1 ,RLN ,RVRT
…抵抗素子、PT0〜PT3 …pMOSトランジスタ、
NT1 ,NT2 …nMOSトランジスタ、I S …電流
源。
Claims (5)
- 【請求項1】 通常モードと補正モードの二つの動作モ
ードを有し、通常モード時に抵抗素子により分圧してな
る基準電圧と外部信号とを比較し、比較結果に応じたレ
ベルの信号を出力する比較器を少なくとも一つ備えたア
ナログ/ディジタル変換回路であって、 上記補正モード時に、上記基準電圧を上記外部信号に代
えて上記比較器に入力させ、そのときの比較器の出力信
号レベルが当該比較器の2入力電圧差を相殺したレベル
となるように調整する補正手段を有するアナログ/ディ
ジタル変換回路。 - 【請求項2】 上記補正手段は上記比較器のオフセット
を調整する請求項1記載のアナログ/ディジタル変換回
路。 - 【請求項3】 上記分圧してなる基準電圧値を所定の範
囲で変更可能な基準電圧調整手段を有し、上記補正手段
は上記比較器の出力信号レベルに応じた基準電圧値を上
記基準電圧調整手段に選択させて、上記比較器に入力さ
せる請求項1記載のアナログ/ディジタル変換回路。 - 【請求項4】 上記基準電圧調整手段は対応する基準電
圧を発生する分圧用抵抗素子を少なくとも二つに分割し
た複数の抵抗素子と、 上記補正手段の指示信号に応じて上記分割された抵抗素
子間の接続ノードを選択的に上記比較器の一の入力端子
に接続するスイッチング素子とを有する請求項3記載の
アナログ/ディジタル変換回路。 - 【請求項5】 上記補正手段は出力信号を記憶する記憶
手段と、 上記記憶手段に記憶した今回と前回の出力信号に基づく
演算処理を行い、演算結果を出力する演算手段と、 上記演算結果に応じて、上記スイッチング素子の導通状
態を制御するスイッチング制御手段とを有する請求項4
記載のアナログ/ディジタル変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21649896A JPH1065542A (ja) | 1996-08-16 | 1996-08-16 | アナログ/ディジタル変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21649896A JPH1065542A (ja) | 1996-08-16 | 1996-08-16 | アナログ/ディジタル変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1065542A true JPH1065542A (ja) | 1998-03-06 |
Family
ID=16689380
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21649896A Pending JPH1065542A (ja) | 1996-08-16 | 1996-08-16 | アナログ/ディジタル変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1065542A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6778124B2 (en) | 2002-03-22 | 2004-08-17 | Semiconductor Technology Academic Rsearch Center | Low power, high speed analog to digital converter |
JP2006270726A (ja) * | 2005-03-25 | 2006-10-05 | Toshiba Corp | アナログ/ディジタル変換回路 |
JP2007181023A (ja) * | 2005-12-28 | 2007-07-12 | Sanyo Electric Co Ltd | アナログデジタル変換器およびしきい値補正方法 |
WO2011104797A1 (ja) * | 2010-02-24 | 2011-09-01 | パナソニック株式会社 | A/d変換器 |
WO2011114392A1 (ja) * | 2010-03-16 | 2011-09-22 | パナソニック株式会社 | コンパレータのオフセット補正装置 |
KR101085915B1 (ko) | 2004-07-19 | 2011-11-23 | 매그나칩 반도체 유한회사 | 아날로그 디지털 컨버터 및 그의 오류 보정방법 |
JP2012094968A (ja) * | 2010-10-25 | 2012-05-17 | Fujitsu Semiconductor Ltd | アナログデジタル変換装置及びオフセット電圧補正方法 |
JP2013505633A (ja) * | 2009-09-18 | 2013-02-14 | メディア テック シンガポール ピーティーイー.リミテッド | 閾値発生回路を有する集積回路および電子機器と閾値発生方法 |
US8760338B2 (en) | 2012-01-10 | 2014-06-24 | Fujitsu Limited | Compapator and analog-to-digital convertor |
US8836376B2 (en) | 2012-11-12 | 2014-09-16 | Fujitsu Limited | Comparator and A/D converter |
-
1996
- 1996-08-16 JP JP21649896A patent/JPH1065542A/ja active Pending
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6778124B2 (en) | 2002-03-22 | 2004-08-17 | Semiconductor Technology Academic Rsearch Center | Low power, high speed analog to digital converter |
KR101085915B1 (ko) | 2004-07-19 | 2011-11-23 | 매그나칩 반도체 유한회사 | 아날로그 디지털 컨버터 및 그의 오류 보정방법 |
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US7265701B2 (en) | 2005-03-25 | 2007-09-04 | Kabushiki Kaisha Toshiba | Analog to digital conversion circuit |
JP4607636B2 (ja) * | 2005-03-25 | 2011-01-05 | 株式会社東芝 | アナログ/ディジタル変換回路 |
JP2007181023A (ja) * | 2005-12-28 | 2007-07-12 | Sanyo Electric Co Ltd | アナログデジタル変換器およびしきい値補正方法 |
JP2013505633A (ja) * | 2009-09-18 | 2013-02-14 | メディア テック シンガポール ピーティーイー.リミテッド | 閾値発生回路を有する集積回路および電子機器と閾値発生方法 |
WO2011104797A1 (ja) * | 2010-02-24 | 2011-09-01 | パナソニック株式会社 | A/d変換器 |
WO2011114392A1 (ja) * | 2010-03-16 | 2011-09-22 | パナソニック株式会社 | コンパレータのオフセット補正装置 |
JP2011193340A (ja) * | 2010-03-16 | 2011-09-29 | Panasonic Corp | コンパレータのオフセット補正装置 |
US8922402B2 (en) | 2010-03-16 | 2014-12-30 | Panasonic Corporation | Offset correction device of comparator |
JP2012094968A (ja) * | 2010-10-25 | 2012-05-17 | Fujitsu Semiconductor Ltd | アナログデジタル変換装置及びオフセット電圧補正方法 |
US8760338B2 (en) | 2012-01-10 | 2014-06-24 | Fujitsu Limited | Compapator and analog-to-digital convertor |
US8836376B2 (en) | 2012-11-12 | 2014-09-16 | Fujitsu Limited | Comparator and A/D converter |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Effective date: 20050620 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
A131 | Notification of reasons for refusal |
Effective date: 20050628 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A02 | Decision of refusal |
Effective date: 20051025 Free format text: JAPANESE INTERMEDIATE CODE: A02 |