JPS6184116A - デジタル・アナログ変換器のバイアス制御方法及び回路 - Google Patents
デジタル・アナログ変換器のバイアス制御方法及び回路Info
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- JPS6184116A JPS6184116A JP60209895A JP20989585A JPS6184116A JP S6184116 A JPS6184116 A JP S6184116A JP 60209895 A JP60209895 A JP 60209895A JP 20989585 A JP20989585 A JP 20989585A JP S6184116 A JPS6184116 A JP S6184116A
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- dac
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
- H03M1/186—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedforward mode, i.e. by determining the range to be selected directly from the input signal
- H03M1/187—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedforward mode, i.e. by determining the range to be selected directly from the input signal using an auxiliary analogue/digital converter
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、デジタル・アナログ変換器(DAC)、特に
出力電圧範囲が入力バイアス電流の大きさに比例する型
のDACの出力電圧範囲を制御する方法及び回路に関す
るものである。
出力電圧範囲が入力バイアス電流の大きさに比例する型
のDACの出力電圧範囲を制御する方法及び回路に関す
るものである。
DACは、デジタル的に符号化された信号をその大きさ
に比例したアナログ電圧信号に変換するものである。通
常、DACの動作を制御するデジタル人力データや信号
を発生するデジタル論理回路では、基準又は制御信号と
して種々の出力電圧を発生させるために別のDACを用
いている。
に比例したアナログ電圧信号に変換するものである。通
常、DACの動作を制御するデジタル人力データや信号
を発生するデジタル論理回路では、基準又は制御信号と
して種々の出力電圧を発生させるために別のDACを用
いている。
DACの出力電圧範囲は通常与えられたバイアス信号(
電流又は電圧)の関数であり、DAC出力電圧は、この
与えられたバイアス信号の大きさとデジタル入力の大き
さとの積に比例する。与えられたバイアス信号によって
決まる範囲内のDACの分解能は、そのDACの大力ビ
ット処理能力に依存する。例えば、4ビツト・デジタル
人力のDACは16とおりの異なる出力電圧レベルを発
生することができ、また、8ビツト入力のDACは25
6とおりの出力電圧を発生しうる。通常、高分解能のD
ACは、低分解能のDACより複雑且つ高価であるうえ
、複雑且つ高価な外部制御回路を使用する必要がある。
電流又は電圧)の関数であり、DAC出力電圧は、この
与えられたバイアス信号の大きさとデジタル入力の大き
さとの積に比例する。与えられたバイアス信号によって
決まる範囲内のDACの分解能は、そのDACの大力ビ
ット処理能力に依存する。例えば、4ビツト・デジタル
人力のDACは16とおりの異なる出力電圧レベルを発
生することができ、また、8ビツト入力のDACは25
6とおりの出力電圧を発生しうる。通常、高分解能のD
ACは、低分解能のDACより複雑且つ高価であるうえ
、複雑且つ高価な外部制御回路を使用する必要がある。
成る用途において、例えば、4ビツトのデータバスを制
御しうる外部制御回路によって4ビ7トDACに多数の
異なる出力電圧を発生させることができれば好都合であ
る。
御しうる外部制御回路によって4ビ7トDACに多数の
異なる出力電圧を発生させることができれば好都合であ
る。
従来、出力電圧範囲が入力バイアス信号によって変わる
ことを利用して、低分解能のDACから多数の出力電圧
レベルを得ることが行われている。
ことを利用して、低分解能のDACから多数の出力電圧
レベルを得ることが行われている。
第1DACのバイアス信号が一定ではなく第2DACの
出力によっ°ζ変化するならば、第L DACによって
発生しうる異なる出力電圧レベルの数は大幅に増加する
。例えば、4ビツトのDACの出力でバイアスされた4
ビツトDACは、(ゼロ・バイアス電流によるゼロ範囲
は数えないで)15(固の異なる出力範囲で動作するこ
とになる。成る範囲内の幾つかの電圧レベルが他の範囲
の電圧レベルと重なることがあっても、得られる出力電
圧レベルの総数は増加する。しかしながら、第2のDA
Cを必要とするので、コストが高くなる。
出力によっ°ζ変化するならば、第L DACによって
発生しうる異なる出力電圧レベルの数は大幅に増加する
。例えば、4ビツトのDACの出力でバイアスされた4
ビツトDACは、(ゼロ・バイアス電流によるゼロ範囲
は数えないで)15(固の異なる出力範囲で動作するこ
とになる。成る範囲内の幾つかの電圧レベルが他の範囲
の電圧レベルと重なることがあっても、得られる出力電
圧レベルの総数は増加する。しかしながら、第2のDA
Cを必要とするので、コストが高くなる。
したがって、本発明の目的は、低価格・低分解能のDA
Cを用いて広い動作出力範囲及び高い分解能を得るDA
Cバイアス制御方法及び回路を提供することである。
Cを用いて広い動作出力範囲及び高い分解能を得るDA
Cバイアス制御方法及び回路を提供することである。
本発明の他の目的は、少数の外部制御線を介して外部デ
ジタル制御回路によりDAC出力電圧範囲の制御が行え
るDACバイアス制御方法及び回路を提供することであ
る。
ジタル制御回路によりDAC出力電圧範囲の制御が行え
るDACバイアス制御方法及び回路を提供することであ
る。
本発明の更に他の目的は、外部制御回路によって低分解
能DACに多数の異なる出力電圧レベルを発生させるD
ACバイアス制御方法及び回路を提供することである。
能DACに多数の異なる出力電圧レベルを発生させるD
ACバイアス制御方法及び回路を提供することである。
〔問題点を解決するための手段及び作用〕本発明の実施
例においては、DAC出力電圧をサンプル・蓄積する手
段、可変バイアス電流曹及び定バイアス電流源が設けら
れる。蓄積されたDAC出力電圧は、DACバイアスの
一部として可変電流源から供給される電流値を決定する
ために選択的に使用される。
例においては、DAC出力電圧をサンプル・蓄積する手
段、可変バイアス電流曹及び定バイアス電流源が設けら
れる。蓄積されたDAC出力電圧は、DACバイアスの
一部として可変電流源から供給される電流値を決定する
ために選択的に使用される。
好適実施例では、サンプル・蓄積手段は、増幅器、コン
デンサ及びトランジスタ・スイッチを含む。この増幅器
はDAC出力電圧に等しい電圧を発生する。スイッチは
、サンプル制御信号を受けるとコンデンサに充電電流を
供給し、コンデンサが充電されると制御信号が終了し、
スイッチを解放してコンデンサを充電回路から切り離す
。その後、コンデンサはサンプルしたDAC出力電圧を
保持する。
デンサ及びトランジスタ・スイッチを含む。この増幅器
はDAC出力電圧に等しい電圧を発生する。スイッチは
、サンプル制御信号を受けるとコンデンサに充電電流を
供給し、コンデンサが充電されると制御信号が終了し、
スイッチを解放してコンデンサを充電回路から切り離す
。その後、コンデンサはサンプルしたDAC出力電圧を
保持する。
上記の可変電流源は、与えられた基準電圧に比例した大
きさの電流を発生ずる。このとき、上述のコンデンサ電
圧が基準電圧として用いられる。
きさの電流を発生ずる。このとき、上述のコンデンサ電
圧が基準電圧として用いられる。
可変電流源の出力電流は定電流源からの電流と加算され
、DACへのバイアス電流として用いられる。好適実施
例では、可変電流源は、コンデンサの放電を防止するた
めに高入力インピーダンスをもつ演算増幅器を有する。
、DACへのバイアス電流として用いられる。好適実施
例では、可変電流源は、コンデンサの放電を防止するた
めに高入力インピーダンスをもつ演算増幅器を有する。
DACバイアス電流の可変部分は、サンプル・蓄積手段
によってサンプルされた最終DAC出力電圧に比例する
。その出力範囲が与えられたバイアス電流に比例する型
のDACであれば、DAC出力範囲は、最終サンプル・
蓄積されたDAC出力電圧に応じて変化する。したがっ
て、選択されたDAC出力電圧を発生・蓄積し、この蓄
積電圧をDACバイアス電流の制御のための基準として
用いることにより、DAC出力電圧範囲を制御すること
ができる。
によってサンプルされた最終DAC出力電圧に比例する
。その出力範囲が与えられたバイアス電流に比例する型
のDACであれば、DAC出力範囲は、最終サンプル・
蓄積されたDAC出力電圧に応じて変化する。したがっ
て、選択されたDAC出力電圧を発生・蓄積し、この蓄
積電圧をDACバイアス電流の制御のための基準として
用いることにより、DAC出力電圧範囲を制御すること
ができる。
デジタル入力データを適正に選択し、サンプル・蓄積動
作を繰り返すことにより、DAC出力電圧範囲をtI!
i1整して実施回路の設計限界内で任怠所望の多数の異
なる電圧レベルを出力しうる。多くの異なる出力範囲が
得られるため、低分解能のDACであっても多数の異な
る電圧を発生するよう駆動できる。
作を繰り返すことにより、DAC出力電圧範囲をtI!
i1整して実施回路の設計限界内で任怠所望の多数の異
なる電圧レベルを出力しうる。多くの異なる出力範囲が
得られるため、低分解能のDACであっても多数の異な
る電圧を発生するよう駆動できる。
なお、好適実施例においては、サンプル・蓄積手段は不
安定動作を避けるためにDACより高速に動作する必要
がある。そこで、この実施例の代わりに、1対のサンプ
ル・蓄積手段をカスケード接続して、第1の手段がDA
C出力をサンプル・蓄積し、第2の手段が第1の手段に
保持された電圧をサンプル・蓄積することにより、第2
手段への人力がその取込み中に安定に維持されるように
してもよい。
安定動作を避けるためにDACより高速に動作する必要
がある。そこで、この実施例の代わりに、1対のサンプ
ル・蓄積手段をカスケード接続して、第1の手段がDA
C出力をサンプル・蓄積し、第2の手段が第1の手段に
保持された電圧をサンプル・蓄積することにより、第2
手段への人力がその取込み中に安定に維持されるように
してもよい。
第1図は、本発明によるDACバイアス制御回路の一実
施例を示す。このバイアス制御回路は、サンプル・蓄積
手段(200) 、定電流源(300)及び可変電流源
(600)を有する。DAC(100)は、デジタル入
力制御回路(800)からのデータバス(400)上の
Nビット・デジタル符号化信号を、DAC出力線(11
0)上のアナログ出力電圧信号に変換する。この変換は
、制御回路(800)がD A C’WI御線(900
)上に変換制御信号を出力する度に行われる。DAC出
力電圧Voは、バス(400)上に与えられたデータの
関数であり、且つバイアス入力線(310)上に与えら
れたDACバイアス電流1bの関数である。好適実施例
では、Voは具体的に次のように表わされる。
施例を示す。このバイアス制御回路は、サンプル・蓄積
手段(200) 、定電流源(300)及び可変電流源
(600)を有する。DAC(100)は、デジタル入
力制御回路(800)からのデータバス(400)上の
Nビット・デジタル符号化信号を、DAC出力線(11
0)上のアナログ出力電圧信号に変換する。この変換は
、制御回路(800)がD A C’WI御線(900
)上に変換制御信号を出力する度に行われる。DAC出
力電圧Voは、バス(400)上に与えられたデータの
関数であり、且つバイアス入力線(310)上に与えら
れたDACバイアス電流1bの関数である。好適実施例
では、Voは具体的に次のように表わされる。
Vo=AXkXIb (1)ここに、AはD
ACの内部設計によって変わる比例定数、kはデータバ
ス(400)上に与えられるデジタルデータの大きさを
表わす、このように、得られる出力電圧範囲は与えられ
るバイアス電流Ibに直接比例し、他方、成る1出力範
囲内でのVoの実際の大きさはデータバス(400)に
与えられるデータによって変わる。
ACの内部設計によって変わる比例定数、kはデータバ
ス(400)上に与えられるデジタルデータの大きさを
表わす、このように、得られる出力電圧範囲は与えられ
るバイアス電流Ibに直接比例し、他方、成る1出力範
囲内でのVoの実際の大きさはデータバス(400)に
与えられるデータによって変わる。
サンプル・群積手段(200)は、制御回路(800)
からサンプル制御線(500)を介してデジタルサンプ
ル制御信号を受けて、DAC出力電圧VOをサンプル・
蓄積する。その後、サンプル・蓄積手段(200)は、
サンプル制御線(500)を介して後続のサンプル制御
信号を受けるまでサンプル電圧Vcを保持する。後続の
サンプル制御信号に応じて、a積電圧は後のDAC出力
電圧に置換される。可変電流源(600)は、サンプル
・蓄積手段(200)に蓄積された基準電圧Vcに比例
した大きさの電流1vを発生ずる。この電流IVは、定
電流源(300)からの電流rcと加算され、バイアス
電流rbとしてDACに与えられる。好適実施例では、
可変電流源(600)は、増幅器(6103及び抵抗(
630)を有する。
からサンプル制御線(500)を介してデジタルサンプ
ル制御信号を受けて、DAC出力電圧VOをサンプル・
蓄積する。その後、サンプル・蓄積手段(200)は、
サンプル制御線(500)を介して後続のサンプル制御
信号を受けるまでサンプル電圧Vcを保持する。後続の
サンプル制御信号に応じて、a積電圧は後のDAC出力
電圧に置換される。可変電流源(600)は、サンプル
・蓄積手段(200)に蓄積された基準電圧Vcに比例
した大きさの電流1vを発生ずる。この電流IVは、定
電流源(300)からの電流rcと加算され、バイアス
電流rbとしてDACに与えられる。好適実施例では、
可変電流源(600)は、増幅器(6103及び抵抗(
630)を有する。
DACバイアス電流1bのriJ変部分■νは、サンプ
ル・蓄積手段(200)に蓄積された最新のDAC出力
電圧に比例する。DACは、その出力範囲が与えられた
バイアス電流に比例する型のものであるから、DAC出
力範囲は最新のサンプル・蓄積されたDAC出力電圧で
決まることになる。
ル・蓄積手段(200)に蓄積された最新のDAC出力
電圧に比例する。DACは、その出力範囲が与えられた
バイアス電流に比例する型のものであるから、DAC出
力範囲は最新のサンプル・蓄積されたDAC出力電圧で
決まることになる。
したがって、選択的にDAC出力電圧Voを発生・蓄積
し、この蓄積電圧をD A、 Cバイアス電流1bの制
御のための基準として用いることにより、DAC出力電
圧範囲を調整しうる。
し、この蓄積電圧をD A、 Cバイアス電流1bの制
御のための基準として用いることにより、DAC出力電
圧範囲を調整しうる。
最も狭いDAC出力電圧Vo範囲をもたらす最小のバイ
アス電流tbは、制御回路(800)からのバス(40
0)上のデジタル入力データをゼロにすると共に、制御
線(500)を介してサンプル・層積手段(200)に
信号を送り、ゼロ電圧出力を蓄積させてVcをゼロにセ
ットすることにより、得られる。Vcをゼロにセットす
れば、DACバイアス電流1bの可変部分1vはゼロに
なり、DAC(100)の出力電圧範囲は最小になる。
アス電流tbは、制御回路(800)からのバス(40
0)上のデジタル入力データをゼロにすると共に、制御
線(500)を介してサンプル・層積手段(200)に
信号を送り、ゼロ電圧出力を蓄積させてVcをゼロにセ
ットすることにより、得られる。Vcをゼロにセットす
れば、DACバイアス電流1bの可変部分1vはゼロに
なり、DAC(100)の出力電圧範囲は最小になる。
これより広いDAC出力電圧範囲をもたらすより大きい
バイアス電流[bは、次のようにして得られる。選択し
た非ゼロ・デジタルデータを制御回路(800)からバ
ス(400)を介し°ζDAC(100)へ供給すると
共に、制御線(900)を介してDAC(100)に信
号を送り、・デジタルデータに比例した非ゼロのDAC
出力電圧Voを出力させる。次に、制御線(500)を
介してサンプル・蓄積電Vjt(200)に信号を送り
、曲積電圧Vcを増加させて非ゼロ出力電圧Voに等し
くする。
バイアス電流[bは、次のようにして得られる。選択し
た非ゼロ・デジタルデータを制御回路(800)からバ
ス(400)を介し°ζDAC(100)へ供給すると
共に、制御線(900)を介してDAC(100)に信
号を送り、・デジタルデータに比例した非ゼロのDAC
出力電圧Voを出力させる。次に、制御線(500)を
介してサンプル・蓄積電Vjt(200)に信号を送り
、曲積電圧Vcを増加させて非ゼロ出力電圧Voに等し
くする。
これに比例して可変電流源(600)は、非ゼロ可変バ
イアス電流Iνを発生し、DAC(100)へのバイア
ス電流1bを増加させる。定量流源(300)が必要な
のは、Ivがゼロのときでも非ゼロDAC出力電圧が得
られるように、少なくとも少量のDACバイアス電流I
bを供給するためである。
イアス電流Iνを発生し、DAC(100)へのバイア
ス電流1bを増加させる。定量流源(300)が必要な
のは、Ivがゼロのときでも非ゼロDAC出力電圧が得
られるように、少なくとも少量のDACバイアス電流I
bを供給するためである。
出力電圧範囲が高いと、DAC(100)は更に烏い出
力電圧vOを発生ずる。この出力電圧vOを順にサンプ
ル・蓄積し、これを用いてバイアス電流を更に増加させ
、DAC出力電圧範囲を大きくできる。バス(400)
上のデジタル入力データを適正に選択すると共に、サン
プル・蓄積動作を繰り返すことにより、DAC(100
)の出力電圧範囲をDAC(100)の設計限界内でほ
ぼ任意所望数の別個の電圧レベルが得られるよう開整し
うる。即ち、この過程を何度か繰り返してDACの「フ
ルスケール」範囲を所望のレベルに変更することにより
、DACの分解能を格段に増大させることができる。
力電圧vOを発生ずる。この出力電圧vOを順にサンプ
ル・蓄積し、これを用いてバイアス電流を更に増加させ
、DAC出力電圧範囲を大きくできる。バス(400)
上のデジタル入力データを適正に選択すると共に、サン
プル・蓄積動作を繰り返すことにより、DAC(100
)の出力電圧範囲をDAC(100)の設計限界内でほ
ぼ任意所望数の別個の電圧レベルが得られるよう開整し
うる。即ち、この過程を何度か繰り返してDACの「フ
ルスケール」範囲を所望のレベルに変更することにより
、DACの分解能を格段に増大させることができる。
第2図は、本発明と共に使用するに通した典型的なりA
Cを示し、DACの出力範囲がどのように入力バイアス
電流Ibに依存するかを説明するためのものである。こ
のDACの構成は周知であるから、ここでは簡単に説明
する。演算増幅器(130)から発生したDAC出力■
0は、増幅器入力電圧Viに比例する。入力電圧Viは
電流1iに比例し、電流Ifはスイッチ(120)を通
過する電流の和に比例する。スイッチ(120)は、バ
ス(400”)上のデータに従って選択的に閉じられる
。この際、最上位ピッl−(MSB)は増幅器(130
)に最も近いスイッチ(120)を閉じ、最上位ピッ)
(LSB)は増幅器(130)から最も速いスイッチ
(120)を閉じる。図示の如<、批抗値R及び2Rの
抵抗は、スイッチ(120)を介して抵抗(131)へ
供給される電流Ifがバス(400)上のデータに比例
し、且つバイアス電圧vbの大きさに比例するよう抵抗
回路網を構成している。抵抗(132)のインピーダン
スがスイッチ(120)の位置に拘らず対接地総合並列
インピーダンスに比べて低ければ、バイアス電圧vbは
実質的に与えられたバイアス電流1bにのみ依存し、い
ずれのスイッチ(120)の位置にも依存しない。した
がって、DAC出力電圧■0はrbとバス(400)上
のデータの大きさkとの積に比例することになる。この
比例定数は、第2図の全抵抗の選択された値によって決
まる。このように、第2図に示されたDAC(100)
の出力電圧V。
Cを示し、DACの出力範囲がどのように入力バイアス
電流Ibに依存するかを説明するためのものである。こ
のDACの構成は周知であるから、ここでは簡単に説明
する。演算増幅器(130)から発生したDAC出力■
0は、増幅器入力電圧Viに比例する。入力電圧Viは
電流1iに比例し、電流Ifはスイッチ(120)を通
過する電流の和に比例する。スイッチ(120)は、バ
ス(400”)上のデータに従って選択的に閉じられる
。この際、最上位ピッl−(MSB)は増幅器(130
)に最も近いスイッチ(120)を閉じ、最上位ピッ)
(LSB)は増幅器(130)から最も速いスイッチ
(120)を閉じる。図示の如<、批抗値R及び2Rの
抵抗は、スイッチ(120)を介して抵抗(131)へ
供給される電流Ifがバス(400)上のデータに比例
し、且つバイアス電圧vbの大きさに比例するよう抵抗
回路網を構成している。抵抗(132)のインピーダン
スがスイッチ(120)の位置に拘らず対接地総合並列
インピーダンスに比べて低ければ、バイアス電圧vbは
実質的に与えられたバイアス電流1bにのみ依存し、い
ずれのスイッチ(120)の位置にも依存しない。した
がって、DAC出力電圧■0はrbとバス(400)上
のデータの大きさkとの積に比例することになる。この
比例定数は、第2図の全抵抗の選択された値によって決
まる。このように、第2図に示されたDAC(100)
の出力電圧V。
は、上述の式(1)に一致する。
第1図のサンプル・蓄積手段の典型例を第3図1にボす
。第3図において、サンプル・蓄積手段(200)は、
演算増幅器(220)、l−ランジスタ(260)及び
コンデンサ(240)を含む。DAC出力電圧Voは演
算増幅器(220)の非反転入力端子に与えられ、演算
増幅器(22(1)の出力はその反転入力端子へ帰還さ
れる。サンプル制御線(500)が制御回路(800)
からのパルスによって高状態に駆動されると、トランジ
スタ(260)はオンになり、増幅器(220)の出力
が:1ンデンサ(240)へ供給される。パルスは、コ
ン゛デンサの電圧VcがVoになるに十分な時間だけ高
状態にとどまる。制御線(500)上のパルスが終了す
ると、トランジスタ(260)はオフになり、コンデン
サ(240)が演算増幅器(220)から切り離される
。その後、コンデンサ(240)は、制?1回路(80
0)がサンプル制御線(50(])に次のパルスを発生
して蓄積電比を最新のDAC出力電圧Voに置き換える
まで、蓄積電圧VCを保持する。
。第3図において、サンプル・蓄積手段(200)は、
演算増幅器(220)、l−ランジスタ(260)及び
コンデンサ(240)を含む。DAC出力電圧Voは演
算増幅器(220)の非反転入力端子に与えられ、演算
増幅器(22(1)の出力はその反転入力端子へ帰還さ
れる。サンプル制御線(500)が制御回路(800)
からのパルスによって高状態に駆動されると、トランジ
スタ(260)はオンになり、増幅器(220)の出力
が:1ンデンサ(240)へ供給される。パルスは、コ
ン゛デンサの電圧VcがVoになるに十分な時間だけ高
状態にとどまる。制御線(500)上のパルスが終了す
ると、トランジスタ(260)はオフになり、コンデン
サ(240)が演算増幅器(220)から切り離される
。その後、コンデンサ(240)は、制?1回路(80
0)がサンプル制御線(50(])に次のパルスを発生
して蓄積電比を最新のDAC出力電圧Voに置き換える
まで、蓄積電圧VCを保持する。
第1図の好適実施例において、サンプル・釘積手19(
200)は、不安定動作を防止するためDAC(100
)より高速に動作する必要がある。具体的にいうと、蓄
積電圧Vcの変化に伴なうDAC出力電圧Voの変化に
よっ°ζ蓄積電圧Vcが再度変わってしまうという不都
合を引き起す前に、サンプリング動作は完了しなければ
ならない。この点を考慮した他の実施例を第4図に示す
。第4図において、第1サンプル・蓄積手段(200a
)がDAC出力VOをサンプル・蓄積し、第2サンプル
・蓄積手段(200b)が第1サンプル・蓄積手段(2
00a)に蓄積された電圧をサンプル・蓄積する。第2
ザンプル・許槓手段(200b)にm積された電圧Vc
はiiJ変電流源(600)に対する基準として用いら
れる。制御回路(800)は、まずサンプル制御線(5
00a)にパルスを与えて第1サンプル・蓄積手段(2
00a)に選択されたDAC出力電圧■0を喬積させる
。第1サンプル・蓄積手段(200a)によるサンプリ
ングが完了すると、制御回路(800)は、サンプル制
御線(500b)にパルスを与えて第2サンプル・蓄積
手段(200b)に第1サンプル・飴禎手股(200a
)の蓄積電圧をサンプル・蓄積させる。第4図の第2の
実施例によれば、比較的低速のサンプル・蓄積手段又は
比較的高速のDACを利用できる。サンプル・蓄積手段
(200b)への人力は、その取り込み時間中安定して
いる。
200)は、不安定動作を防止するためDAC(100
)より高速に動作する必要がある。具体的にいうと、蓄
積電圧Vcの変化に伴なうDAC出力電圧Voの変化に
よっ°ζ蓄積電圧Vcが再度変わってしまうという不都
合を引き起す前に、サンプリング動作は完了しなければ
ならない。この点を考慮した他の実施例を第4図に示す
。第4図において、第1サンプル・蓄積手段(200a
)がDAC出力VOをサンプル・蓄積し、第2サンプル
・蓄積手段(200b)が第1サンプル・蓄積手段(2
00a)に蓄積された電圧をサンプル・蓄積する。第2
ザンプル・許槓手段(200b)にm積された電圧Vc
はiiJ変電流源(600)に対する基準として用いら
れる。制御回路(800)は、まずサンプル制御線(5
00a)にパルスを与えて第1サンプル・蓄積手段(2
00a)に選択されたDAC出力電圧■0を喬積させる
。第1サンプル・蓄積手段(200a)によるサンプリ
ングが完了すると、制御回路(800)は、サンプル制
御線(500b)にパルスを与えて第2サンプル・蓄積
手段(200b)に第1サンプル・飴禎手股(200a
)の蓄積電圧をサンプル・蓄積させる。第4図の第2の
実施例によれば、比較的低速のサンプル・蓄積手段又は
比較的高速のDACを利用できる。サンプル・蓄積手段
(200b)への人力は、その取り込み時間中安定して
いる。
以」二、本発明の実biI!例について説明したが、本
発明がこれに限らずその要旨を逸胤することなく種々の
変形・変更をしうるちのであることは、当業者には明ら
かであろう。
発明がこれに限らずその要旨を逸胤することなく種々の
変形・変更をしうるちのであることは、当業者には明ら
かであろう。
本発明によれば、外部回路によって、低分解能のDAC
から多数の異なる出力電圧レベルを得ることができる。
から多数の異なる出力電圧レベルを得ることができる。
DACから得られる出力レベルを順次即ち繰り返し調整
することにより、広い動作出力範囲が得られる。
することにより、広い動作出力範囲が得られる。
第1図は本発明によるDACバイアス制御回路の好適実
施例を示す一部ブロック回路図、第2図は第1図のDA
Cの典型例を示す回路図、第3図は第1図のサンプル・
蓄積手段(200)の典型例を示す回路図、第4図は本
発明の他の実施例を示す一部ブロック回路図である。 図中、(100)はDAC,(200) 、 (20
0a) 。 (200b)はサンプル・蓄積手段、(600)はサン
プル・蓄積手段の出力に応じた信号を発生する手段を示
す。 f葺115、
施例を示す一部ブロック回路図、第2図は第1図のDA
Cの典型例を示す回路図、第3図は第1図のサンプル・
蓄積手段(200)の典型例を示す回路図、第4図は本
発明の他の実施例を示す一部ブロック回路図である。 図中、(100)はDAC,(200) 、 (20
0a) 。 (200b)はサンプル・蓄積手段、(600)はサン
プル・蓄積手段の出力に応じた信号を発生する手段を示
す。 f葺115、
Claims (1)
- 【特許請求の範囲】 1、出力信号範囲が入力バイアス信号によって変化する
型のデジタル・アナログ変換器のバイアス制御方法であ
って、 (a)上記デジタル・アナログ変換器の出力をサンプル
・蓄積し、 (b)該サンプル・蓄積された値により上記デジタル・
アナログ変換器をバイアスして新しい出力を発生させ、 (c)所望の出力信号範囲が得られるまで上記(a)、
(b)の過程を繰り返すこと を特徴とするデジタル・アナログ変換器のバイアス制御
方法。 2、出力信号範囲が入力バイアス信号によって変化する
型のデジタル・アナログ変換器のバイアス制御回路であ
って、 上記デジタル・アナログ変換器の出力をサンプル・蓄積
する手段と、 該サンプル・蓄積する手段の出力に応じた信号を発生す
る手段とを具え、 該信号を発生する手段の出力に応じて上記バイアス信号
を定めることを特徴とするデジタル・アナログ変換器の
バイアス制御回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/653,617 US4631518A (en) | 1984-09-24 | 1984-09-24 | Digital-to-analog converter biasing control circuit |
US653617 | 1984-09-24 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6184116A true JPS6184116A (ja) | 1986-04-28 |
Family
ID=24621622
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60209895A Pending JPS6184116A (ja) | 1984-09-24 | 1985-09-21 | デジタル・アナログ変換器のバイアス制御方法及び回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4631518A (ja) |
JP (1) | JPS6184116A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01281572A (ja) * | 1988-05-09 | 1989-11-13 | Mitsubishi Heavy Ind Ltd | 浮動2値化装置 |
JP2002185328A (ja) * | 2000-12-18 | 2002-06-28 | Canon Inc | A/d変換器及びそれを用いた固体撮像装置 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2837726B2 (ja) * | 1990-02-15 | 1998-12-16 | 三菱電機株式会社 | ディジタル・アナログ変換器 |
JP3062035B2 (ja) * | 1995-03-31 | 2000-07-10 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | D/aコンバータ |
KR20110093151A (ko) * | 2010-02-11 | 2011-08-18 | 삼성전자주식회사 | 전압 발생 회로 및 전압 발생 회로를 구비하는 장치 |
US8223049B2 (en) * | 2010-12-02 | 2012-07-17 | Atmel Corporation | Charge injection mechanism for analog-to-digital converters |
US11025263B2 (en) * | 2019-06-17 | 2021-06-01 | Stmicroelectronics International N.V. | Adaptive low power common mode buffer |
CN115469134A (zh) * | 2022-09-08 | 2022-12-13 | 山东浪潮科学研究院有限公司 | 一种自适应宽动态模数转换电路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5474667A (en) * | 1977-11-26 | 1979-06-14 | Nippon Telegr & Teleph Corp <Ntt> | Level adjustment system |
-
1984
- 1984-09-24 US US06/653,617 patent/US4631518A/en not_active Expired - Lifetime
-
1985
- 1985-09-21 JP JP60209895A patent/JPS6184116A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPH01281572A (ja) * | 1988-05-09 | 1989-11-13 | Mitsubishi Heavy Ind Ltd | 浮動2値化装置 |
JP2002185328A (ja) * | 2000-12-18 | 2002-06-28 | Canon Inc | A/d変換器及びそれを用いた固体撮像装置 |
JP4560205B2 (ja) * | 2000-12-18 | 2010-10-13 | キヤノン株式会社 | A/d変換器及びそれを用いた固体撮像装置 |
Also Published As
Publication number | Publication date |
---|---|
US4631518A (en) | 1986-12-23 |
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