JPH0636160B2 - アナログ信号比較回路 - Google Patents
アナログ信号比較回路Info
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- JPH0636160B2 JPH0636160B2 JP61217516A JP21751686A JPH0636160B2 JP H0636160 B2 JPH0636160 B2 JP H0636160B2 JP 61217516 A JP61217516 A JP 61217516A JP 21751686 A JP21751686 A JP 21751686A JP H0636160 B2 JPH0636160 B2 JP H0636160B2
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- converter
- resistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/02—Delta modulation, i.e. one-bit differential modulation
- H03M3/022—Delta modulation, i.e. one-bit differential modulation with adaptable step size, e.g. adaptive delta modulation [ADM]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、アナログ信号比較回路に関するもので、特
にＡＤＭ（Ａdaptive Ｄelta Ｍodulation）音声合成
器における入力アナログ信号と予測アナログ信号との比
較を行なうための比較回路として使用されるものであ
る。
にＡＤＭ（Ａdaptive Ｄelta Ｍodulation）音声合成
器における入力アナログ信号と予測アナログ信号との比
較を行なうための比較回路として使用されるものであ
る。
（従来の技術） 従来、この種の比較回路は、例えば第３図に示すような
構成で使用される。第３図において、11はアナログ信号
源で、例えば音声信号が入力されるマイク等から成る。
上記アナログ信号源11から入力されたアナログ信号は、
増幅器12に供給されて増幅される。この増幅器12の出力
端には、抵抗13を介してＤ／Ａコンバータ14の出力端お
よびコンパレータ15の非反転入力端（＋）が接続され
る。上記抵抗13の抵抗値は、上記Ｄ／Ａコンバータ14の
出力端側から内部を見た時のインピーダンスと等価に設
定されており、Ｄ／Ａコンバータ14から出力される予測
アナログ信号と増幅器12から出力される入力アナログ信
号との引張の合で一意に決定されるアナログ電圧値が上
記コンパレータ15の非反転入力端（＋）に供給されるよ
うになっている。上記コンパレータ15の反転入力端
（−）には、予め定められた基準電圧Ｖrefが印加され
ており、その比較出力がＡＤＭ16に供給される。このＡ
ＤＭ16には初期状態を設定するための初期設定信号ＳＳ
が供給され、その出力は上記Ｄ／Ａコンパレータ14およ
びＤ／Ａコンバータ17の各入力端に選択的に供給され
る。そして、上記Ｄ／Ａコンバータ17の出力が増幅器18
を介してスピーカ19に供給されるようになっている。
構成で使用される。第３図において、11はアナログ信号
源で、例えば音声信号が入力されるマイク等から成る。
上記アナログ信号源11から入力されたアナログ信号は、
増幅器12に供給されて増幅される。この増幅器12の出力
端には、抵抗13を介してＤ／Ａコンバータ14の出力端お
よびコンパレータ15の非反転入力端（＋）が接続され
る。上記抵抗13の抵抗値は、上記Ｄ／Ａコンバータ14の
出力端側から内部を見た時のインピーダンスと等価に設
定されており、Ｄ／Ａコンバータ14から出力される予測
アナログ信号と増幅器12から出力される入力アナログ信
号との引張の合で一意に決定されるアナログ電圧値が上
記コンパレータ15の非反転入力端（＋）に供給されるよ
うになっている。上記コンパレータ15の反転入力端
（−）には、予め定められた基準電圧Ｖrefが印加され
ており、その比較出力がＡＤＭ16に供給される。このＡ
ＤＭ16には初期状態を設定するための初期設定信号ＳＳ
が供給され、その出力は上記Ｄ／Ａコンパレータ14およ
びＤ／Ａコンバータ17の各入力端に選択的に供給され
る。そして、上記Ｄ／Ａコンバータ17の出力が増幅器18
を介してスピーカ19に供給されるようになっている。
上記のような構成において、初期設定信号ＳＳにより初
期電圧（例えばアナログ信号源11の振幅が０Ｖ〜５Ｖで
あれば２．５Ｖに設定される）が設定されると、これに
対応したディジタル信号が上記Ｄ／Ａコンバータ14に供
給される。このＤ／Ａコンバータ14でディジタル／アナ
ログ変換されて得られたアナログ信号はノードＮ１に出
力される。このノードＮ１には、上記アナログ信号源11
から出力されたアナログ信号が上記増幅器12および抵抗
13を介して供給されている。従って、上記Ｄ／Ａコンバ
ータ14の出力と上記増幅器12の出力との引張り合で一意
に決定されるアナログ電圧値が、上記コンパレータ15の
非反転入力端（＋）に供給される。これによって、コン
パレータ15で上記アナログ電圧値と基準電圧Ｖrefとの
比較が行われる。この比較結果がＡＤＭ16に供給されて
所定の演算が施され、このＡＤＭ16による演算結果（デ
ィジタル信号）がＤ／Ａコンバータ14に供給されてアナ
ログ信号に変換される。以下、上述した動作を順次繰り
返す。ここで、ＡＤＭ16で予測したアナログ信号（合成
出力）を得たい場合には、ＡＤＭ16の出力をＤ／Ａコン
バータ17に供給し、増幅器18を介してスピーカ19に供給
する。これによって、上記スピーカ19から音声信号（予
測アナログ信号）が出力される。上記のように２つのＤ
／Ａコンバータ14，17を使用しているのは、Ｄ／Ａコン
バータ14の出力端（ノードＮ１）にはアナログ入力信号
と予測したアナログ信号との誤差電圧ΔＶしか得られな
いためである。
期電圧（例えばアナログ信号源11の振幅が０Ｖ〜５Ｖで
あれば２．５Ｖに設定される）が設定されると、これに
対応したディジタル信号が上記Ｄ／Ａコンバータ14に供
給される。このＤ／Ａコンバータ14でディジタル／アナ
ログ変換されて得られたアナログ信号はノードＮ１に出
力される。このノードＮ１には、上記アナログ信号源11
から出力されたアナログ信号が上記増幅器12および抵抗
13を介して供給されている。従って、上記Ｄ／Ａコンバ
ータ14の出力と上記増幅器12の出力との引張り合で一意
に決定されるアナログ電圧値が、上記コンパレータ15の
非反転入力端（＋）に供給される。これによって、コン
パレータ15で上記アナログ電圧値と基準電圧Ｖrefとの
比較が行われる。この比較結果がＡＤＭ16に供給されて
所定の演算が施され、このＡＤＭ16による演算結果（デ
ィジタル信号）がＤ／Ａコンバータ14に供給されてアナ
ログ信号に変換される。以下、上述した動作を順次繰り
返す。ここで、ＡＤＭ16で予測したアナログ信号（合成
出力）を得たい場合には、ＡＤＭ16の出力をＤ／Ａコン
バータ17に供給し、増幅器18を介してスピーカ19に供給
する。これによって、上記スピーカ19から音声信号（予
測アナログ信号）が出力される。上記のように２つのＤ
／Ａコンバータ14，17を使用しているのは、Ｄ／Ａコン
バータ14の出力端（ノードＮ１）にはアナログ入力信号
と予測したアナログ信号との誤差電圧ΔＶしか得られな
いためである。
しかし、このような構成では、上述したように２つのＤ
／Ａコンバータが必要となるため、ＩＣ化するとＤ／Ａ
コンバータ１つ分の余計な面積が必要となり、パターン
面積が大きくなる欠点がある。
／Ａコンバータが必要となるため、ＩＣ化するとＤ／Ａ
コンバータ１つ分の余計な面積が必要となり、パターン
面積が大きくなる欠点がある。
そこでこのような欠点を除去するために、第４図に示す
ような回路が提案されている。第４図において前記第１
図と同一部分には同じ符号を付しており、アナログ信号
源11の出力は、増幅器12を介してコンパレータ15の非反
転入力端（＋）に供給される。このコンパレータ15の反
転入力端（−）には、Ｄ／Ａコンバータ14の出力が供給
される。上記コンパレータ15の出力はＡＤＭ16に供給さ
れ、このＡＤＭ16から出力されるディジタル信号が上記
Ｄ／Ａコンバータ14に供給される。このＤ／Ａコンバー
タ14の出力は、上記コンパレータ15の非反転入力端
（＋）および増幅器18の入力端に供給される。そして、
上記増幅器18の出力がスピーカ19に供給されるようにな
っている。
ような回路が提案されている。第４図において前記第１
図と同一部分には同じ符号を付しており、アナログ信号
源11の出力は、増幅器12を介してコンパレータ15の非反
転入力端（＋）に供給される。このコンパレータ15の反
転入力端（−）には、Ｄ／Ａコンバータ14の出力が供給
される。上記コンパレータ15の出力はＡＤＭ16に供給さ
れ、このＡＤＭ16から出力されるディジタル信号が上記
Ｄ／Ａコンバータ14に供給される。このＤ／Ａコンバー
タ14の出力は、上記コンパレータ15の非反転入力端
（＋）および増幅器18の入力端に供給される。そして、
上記増幅器18の出力がスピーカ19に供給されるようにな
っている。
このような構成によれば、Ｄ／Ａコンバータは１つで良
いのでパターン面積を低減できＩＣ化に適している。し
かし、予測回路（ＡＤＭ16）の特性がコンパレータ15の
ダイナミックレンジによって大きな制約を受け、取扱う
アナログ信号のレベルに注意が必要であり、Ｓ／Ｎ比や
分解能等の面でも不利となる。例えば、上記Ｄ／Ａコン
バータ14にＲ−２Ｒ型のラダー抵抗網から成るＤ／Ａコ
ンバータを用いた場合には、このＤ／Ａコンバータの出
力は電源電圧範囲でフルスィングするので、上記コンパ
レータ15にダイナミックレンジ上の問題が生じたり、動
作上不利な領域での動作が強いられることがある。
いのでパターン面積を低減できＩＣ化に適している。し
かし、予測回路（ＡＤＭ16）の特性がコンパレータ15の
ダイナミックレンジによって大きな制約を受け、取扱う
アナログ信号のレベルに注意が必要であり、Ｓ／Ｎ比や
分解能等の面でも不利となる。例えば、上記Ｄ／Ａコン
バータ14にＲ−２Ｒ型のラダー抵抗網から成るＤ／Ａコ
ンバータを用いた場合には、このＤ／Ａコンバータの出
力は電源電圧範囲でフルスィングするので、上記コンパ
レータ15にダイナミックレンジ上の問題が生じたり、動
作上不利な領域での動作が強いられることがある。
（発明が解決しようとする問題点） 上述したように、従来のアナログ信号比較回路では、予
測したアナログ信号が得たい場合には、２つのＤ／Ａコ
ンバータが必要となってパターン面積が大きくなり、１
つのＤ／Ａコンバータで予測したアナログ信号を得よう
とすると、コンパレータのダイナミックレンジの関係か
らアナログ入力信号のレベルが左右され、回路のＳ／Ｎ
比や分解能等の面で不利となる欠点がある。
測したアナログ信号が得たい場合には、２つのＤ／Ａコ
ンバータが必要となってパターン面積が大きくなり、１
つのＤ／Ａコンバータで予測したアナログ信号を得よう
とすると、コンパレータのダイナミックレンジの関係か
らアナログ入力信号のレベルが左右され、回路のＳ／Ｎ
比や分解能等の面で不利となる欠点がある。
この発明は、上記のような事情に鑑みてなされたもの
で、その目的とするところは、パターン面積を増大させ
たり、回路のＳ／Ｎ比や分解能等の特性劣化を招くこと
なく予測アナログ信号が得られるアナログ信号比較回路
を提供することである。
で、その目的とするところは、パターン面積を増大させ
たり、回路のＳ／Ｎ比や分解能等の特性劣化を招くこと
なく予測アナログ信号が得られるアナログ信号比較回路
を提供することである。
［発明の構成］ （問題点を解決するための手段） この発明においては、上記の目的を達成するために、双
方向に選択的に出力が可能なＲ−２Ｒ型のＤ／Ａコンバ
ータ回路を用い、このＤ／Ａコンバータ回路の一方の出
力端からの予測アナログ信号をコンパレータの一方の入
力端に供給するとともに、アナログ信号源からの入力ア
ナログ信号を抵抗を介して上記コンパレータの一方の入
力端に供給し、このコンパレータの他方の入力端に基準
電圧を印加して比較することにより、このコンパレータ
の出力端から比較出力を得、上記Ｄ／Ａコンバータの他
方の出力端から予測したアナログ信号を得るようにして
いる。
方向に選択的に出力が可能なＲ−２Ｒ型のＤ／Ａコンバ
ータ回路を用い、このＤ／Ａコンバータ回路の一方の出
力端からの予測アナログ信号をコンパレータの一方の入
力端に供給するとともに、アナログ信号源からの入力ア
ナログ信号を抵抗を介して上記コンパレータの一方の入
力端に供給し、このコンパレータの他方の入力端に基準
電圧を印加して比較することにより、このコンパレータ
の出力端から比較出力を得、上記Ｄ／Ａコンバータの他
方の出力端から予測したアナログ信号を得るようにして
いる。
（作用） 上記のような構成において、双方向のＤ／Ａコンバータ
の出力方向をコンパレータ側に設定することにより、ア
ナログ信号源からの入力アナログ信号とＤ／Ａコンバー
タから出力される予測アナログ信号との誤差電圧を得、
上記Ｄ／Ａコンバータの出力方向を切換えて予測したア
ナログ信号を得るようにしている。こうすることによ
り、１つのＤ／Ａコンバータで誤差電圧と予測したアナ
ログ信号とを得ることができ、しかもコンパレータのダ
イナミックレンジに無関係なアナログ信号比較回路を構
成できる。
の出力方向をコンパレータ側に設定することにより、ア
ナログ信号源からの入力アナログ信号とＤ／Ａコンバー
タから出力される予測アナログ信号との誤差電圧を得、
上記Ｄ／Ａコンバータの出力方向を切換えて予測したア
ナログ信号を得るようにしている。こうすることによ
り、１つのＤ／Ａコンバータで誤差電圧と予測したアナ
ログ信号とを得ることができ、しかもコンパレータのダ
イナミックレンジに無関係なアナログ信号比較回路を構
成できる。
（実施例） 以下、この発明の一実施例について図面を参照して説明
する。第１図において、前記第３図および第４図と同一
構成部分には同じ符号を付している。11は例えば音声信
号が入力されるマイク等からなるアナログ信号源で、こ
のアナログ信号源11から出力されたアナログ信号は増幅
器12に供給されて増幅される。この増幅器12の出力端に
は抵抗13の一端が接続され、この抵抗13の他端にはＤ／
Ａコンバータ20の一方の出力端が接続されるとともに、
コンパレータ15の反転入力端（−）が接続される。上記
抵抗13の抵抗値は、上記Ｄ／Ａコンバータ20の一方の出
力端側から内部を見た時のインピーダンスと等価に設定
されており、 Ｄ／Ａコンバータ20から出力される予測アナログ信号と
増幅器12から出力される入力アナログ信号との引張り合
で一意に決定されるアナログ電圧値が上記コンパレータ
15の反転入力端（−）に供給される。また、上記Ｄ／Ａ
コンバータ20はラダー抵抗網を用いたＲ−２Ｒ型で、制
御信号に基づいて出力方向が切換可能に構成されてい
る。上記コンパレータ15の非反転入力端（＋）には、予
め定められた基準電圧Ｖrefが印加されており、その比
較出力がＡＤＭ16に供給される。このＡＤＭ16には初期
状態を設定するための初期設定信号ＳＳが供給されて初
期設定される。このＡＤＭ16による演算出力（ディジタ
ル信号）は、上記Ｄ／Ａコンバータ20の入力端に供給さ
れる。一方、上記Ｄ／Ａコンバータ20の他方の出力端に
は増幅器18の入力端が接続され、この増幅器18の出力端
にはスピーカ19が接続されて成る。
する。第１図において、前記第３図および第４図と同一
構成部分には同じ符号を付している。11は例えば音声信
号が入力されるマイク等からなるアナログ信号源で、こ
のアナログ信号源11から出力されたアナログ信号は増幅
器12に供給されて増幅される。この増幅器12の出力端に
は抵抗13の一端が接続され、この抵抗13の他端にはＤ／
Ａコンバータ20の一方の出力端が接続されるとともに、
コンパレータ15の反転入力端（−）が接続される。上記
抵抗13の抵抗値は、上記Ｄ／Ａコンバータ20の一方の出
力端側から内部を見た時のインピーダンスと等価に設定
されており、 Ｄ／Ａコンバータ20から出力される予測アナログ信号と
増幅器12から出力される入力アナログ信号との引張り合
で一意に決定されるアナログ電圧値が上記コンパレータ
15の反転入力端（−）に供給される。また、上記Ｄ／Ａ
コンバータ20はラダー抵抗網を用いたＲ−２Ｒ型で、制
御信号に基づいて出力方向が切換可能に構成されてい
る。上記コンパレータ15の非反転入力端（＋）には、予
め定められた基準電圧Ｖrefが印加されており、その比
較出力がＡＤＭ16に供給される。このＡＤＭ16には初期
状態を設定するための初期設定信号ＳＳが供給されて初
期設定される。このＡＤＭ16による演算出力（ディジタ
ル信号）は、上記Ｄ／Ａコンバータ20の入力端に供給さ
れる。一方、上記Ｄ／Ａコンバータ20の他方の出力端に
は増幅器18の入力端が接続され、この増幅器18の出力端
にはスピーカ19が接続されて成る。
次に、上記のような構成において動作を説明する。アナ
ログ信号源11から出力された入力アナログ信号は増幅器
12によって増幅され、この増幅された入力アナログ信号
がＤ／Ａコンバータ20のインピーダンスに相当する抵抗
値を有する抵抗13を介してコンパレータ15の反転入力端
（−）に供給される。このコンパレータ15により上記Ｄ
／Ａコンバータ20から出力された予測アナログ信号と上
記アナログ信号源11からの入力アナログ信号との比較が
行われる。このコンパレータ15による比較出力は、ＡＤ
Ｍ16に供給されて所定の演算が施され、この演算結果が
上記Ｄ／Ａコンバータ20に供給される。上記増幅器12，
コンパレータ15およびＤ／Ａコンバータ20の回路基準電
圧は同一であり、入力アナログ信号である増幅器12の出
力と予測アナログ信号であるＤ／Ａコンバータ20の出力
は、互いに基準電圧Ｖrefを中心に反対の電圧が発生す
るように上記コンパレータ15の出力に基づいてＡＤＭ16
で所定の演算が行なわれ、上記Ｄ／Ａコンバータ20のデ
ィジタル入力を設定する。従って、完璧に予測が行われ
れば、ノードＮ１の電位は基準電圧Ｖrefとなり、直流
成分のみとなる。しかし、実際には、Ｄ／Ａコンバータ
20の分解能や演算精度等の原因でノードＮ１の電位はＶ
refとはならず、予測誤差電圧（Ｖref±ΔＶ）となる。
このため、ノードＮ１からは予測アナログ信号は得られ
ない。そこで、予測アナログ信号を得たい時には、上記
Ｄ／Ａコンバータ20の出力方向を増幅器18側に切換え、
この増幅器18を介してスピーカ19から予測アナログ信号
（例えば音声合成信号）を得る。
ログ信号源11から出力された入力アナログ信号は増幅器
12によって増幅され、この増幅された入力アナログ信号
がＤ／Ａコンバータ20のインピーダンスに相当する抵抗
値を有する抵抗13を介してコンパレータ15の反転入力端
（−）に供給される。このコンパレータ15により上記Ｄ
／Ａコンバータ20から出力された予測アナログ信号と上
記アナログ信号源11からの入力アナログ信号との比較が
行われる。このコンパレータ15による比較出力は、ＡＤ
Ｍ16に供給されて所定の演算が施され、この演算結果が
上記Ｄ／Ａコンバータ20に供給される。上記増幅器12，
コンパレータ15およびＤ／Ａコンバータ20の回路基準電
圧は同一であり、入力アナログ信号である増幅器12の出
力と予測アナログ信号であるＤ／Ａコンバータ20の出力
は、互いに基準電圧Ｖrefを中心に反対の電圧が発生す
るように上記コンパレータ15の出力に基づいてＡＤＭ16
で所定の演算が行なわれ、上記Ｄ／Ａコンバータ20のデ
ィジタル入力を設定する。従って、完璧に予測が行われ
れば、ノードＮ１の電位は基準電圧Ｖrefとなり、直流
成分のみとなる。しかし、実際には、Ｄ／Ａコンバータ
20の分解能や演算精度等の原因でノードＮ１の電位はＶ
refとはならず、予測誤差電圧（Ｖref±ΔＶ）となる。
このため、ノードＮ１からは予測アナログ信号は得られ
ない。そこで、予測アナログ信号を得たい時には、上記
Ｄ／Ａコンバータ20の出力方向を増幅器18側に切換え、
この増幅器18を介してスピーカ19から予測アナログ信号
（例えば音声合成信号）を得る。
このような構成によれば、予測したアナログ信号が得た
い場合に、Ｄ／Ａコンバータを２つ用いることなく、コ
ンパレータのダイナミックレンジに無関係にアナログ信
号の比較を行なうことができる。従って、パターン面積
が大きくなったり、コンパレータのダイナミックレンジ
の関係から入力アナログ信号のレベルが左右され、回路
のＳ／Ｎ比や分解能等の面で不利となったりすることは
ない。
い場合に、Ｄ／Ａコンバータを２つ用いることなく、コ
ンパレータのダイナミックレンジに無関係にアナログ信
号の比較を行なうことができる。従って、パターン面積
が大きくなったり、コンパレータのダイナミックレンジ
の関係から入力アナログ信号のレベルが左右され、回路
のＳ／Ｎ比や分解能等の面で不利となったりすることは
ない。
第２図は、上記第１図の回路の具体的な構成例を示すも
ので、前記第１図に対応する部分には同じ符号を付して
いる。アナログ信号源11から供給されるアナログ信号Ａ
inは、抵抗21を介してオペアンプ22の反転入力端（−）
に供給される。このオペアンプ22の反転入力端（−）と
接地点間には、抵抗23とスイッチ24が直列接続される。
上記オペアンプ22の非反転入力端（＋）には基準電圧Ｖ
refが印加されており、その出力端には抵抗13の一端お
よび帰還抵抗25を介して反転入力端（−）が接続され
る。上記抵抗13の他端には、コンパレータ15の反転入力
端（−）が接続されるとともに、抵抗Ｒ０〜Ｒｎ−２お
よび２Ｒ０〜２Ｒｎ−１から成るＲ−２Ｒ型のラダー抵
抗網（Ｄ／Ａコンバータ20）の一端側出力端が接続され
る。上記コンパレータ15の非反転入力端（＋）には基準
電圧Ｖrefが印加され、その比較出力がＡＤＭ16に供給
される。このＡＤＭ16による演算結果は、ｎビットのデ
ータバス27上に出力されるとともに、ＲＡＭ26に供給さ
れて記憶される。上記抵抗２Ｒ０〜２Ｒｎ−１の一端に
は、スイッチ28〜32の可動接点28a〜32aがそれぞれ接続
される。上記スイッチ28〜32の固定接点28b〜32bには上
記ＡＤＭ16に接続されたデータバス27が接続され、固定
接点28c〜32cには上記ＲＡＭ26のｎビットのデータバス
33が接続される。そして、上記抵抗Ｒｎ−２と２Ｒ
ｎ−１との接続点と接地点間には、抵抗34とスイッチ35
が直列接続されて成る。なお、上記抵抗13，21，23およ
び25は、Ｒ−２Ｒ型Ｄ／Ａコンバータ20の終端抵抗を構
成するものであり、合成抵抗が２Ｒに設定されている。
ので、前記第１図に対応する部分には同じ符号を付して
いる。アナログ信号源11から供給されるアナログ信号Ａ
inは、抵抗21を介してオペアンプ22の反転入力端（−）
に供給される。このオペアンプ22の反転入力端（−）と
接地点間には、抵抗23とスイッチ24が直列接続される。
上記オペアンプ22の非反転入力端（＋）には基準電圧Ｖ
refが印加されており、その出力端には抵抗13の一端お
よび帰還抵抗25を介して反転入力端（−）が接続され
る。上記抵抗13の他端には、コンパレータ15の反転入力
端（−）が接続されるとともに、抵抗Ｒ０〜Ｒｎ−２お
よび２Ｒ０〜２Ｒｎ−１から成るＲ−２Ｒ型のラダー抵
抗網（Ｄ／Ａコンバータ20）の一端側出力端が接続され
る。上記コンパレータ15の非反転入力端（＋）には基準
電圧Ｖrefが印加され、その比較出力がＡＤＭ16に供給
される。このＡＤＭ16による演算結果は、ｎビットのデ
ータバス27上に出力されるとともに、ＲＡＭ26に供給さ
れて記憶される。上記抵抗２Ｒ０〜２Ｒｎ−１の一端に
は、スイッチ28〜32の可動接点28a〜32aがそれぞれ接続
される。上記スイッチ28〜32の固定接点28b〜32bには上
記ＡＤＭ16に接続されたデータバス27が接続され、固定
接点28c〜32cには上記ＲＡＭ26のｎビットのデータバス
33が接続される。そして、上記抵抗Ｒｎ−２と２Ｒ
ｎ−１との接続点と接地点間には、抵抗34とスイッチ35
が直列接続されて成る。なお、上記抵抗13，21，23およ
び25は、Ｒ−２Ｒ型Ｄ／Ａコンバータ20の終端抵抗を構
成するものであり、合成抵抗が２Ｒに設定されている。
上記のような構成において動作を説明する。上記スイッ
チ24，35は、交互にオン・オフ状態となるように制御さ
れることにより、Ｄ／Ａコンバータ20の出力方向を切換
えるためのもので、今、スイッチ35がオン状態、スイッ
チ24がオフ状態で、スイッチ28〜32の可動接点28a〜32a
が固定接点28b〜32bに接続されているものとすると、 ＡＤＭ16からデータバス27を介して供給されたディジタ
ル信号はアナログ信号に変換されてコンパレータ15の反
転入力端（−）に供給される。そして、このコンパレー
タ15によって、上記入力アナログ信号Ａinの増幅信号と
の比較が行われる。この比較結果は、ＡＤＭ16に供給さ
れて所定の演算が施され、この演算結果がデータバス27
を介してＤ／Ａコンバータ20に供給されるとともに、Ｒ
ＡＭ26に供給されて記憶される。
チ24，35は、交互にオン・オフ状態となるように制御さ
れることにより、Ｄ／Ａコンバータ20の出力方向を切換
えるためのもので、今、スイッチ35がオン状態、スイッ
チ24がオフ状態で、スイッチ28〜32の可動接点28a〜32a
が固定接点28b〜32bに接続されているものとすると、 ＡＤＭ16からデータバス27を介して供給されたディジタ
ル信号はアナログ信号に変換されてコンパレータ15の反
転入力端（−）に供給される。そして、このコンパレー
タ15によって、上記入力アナログ信号Ａinの増幅信号と
の比較が行われる。この比較結果は、ＡＤＭ16に供給さ
れて所定の演算が施され、この演算結果がデータバス27
を介してＤ／Ａコンバータ20に供給されるとともに、Ｒ
ＡＭ26に供給されて記憶される。
一方、予測したアナログ信号を出力（合成出力）する場
合には、スイッチ24をオン状態、スイッチ35をオフ状
態、且つスイッチ28〜32の可動接点28a〜32aを固定接点
28c〜32c側に接続する。これによって、Ｄ／Ａコンバー
タ20の出力方向が切換えられ、増幅器18側から予測アナ
ログ信号が出力される。そして、この予測アナログ信号
に基づいてスピーカ19が駆動されて合成出力が得られ
る。この際、オペアンプ22の出力が影響を与えないよう
に、パワーダウン信号ＰＤによりオペアンプ22の出力端
をハイインピーダンス状態となるように設計するのが望
ましい。
合には、スイッチ24をオン状態、スイッチ35をオフ状
態、且つスイッチ28〜32の可動接点28a〜32aを固定接点
28c〜32c側に接続する。これによって、Ｄ／Ａコンバー
タ20の出力方向が切換えられ、増幅器18側から予測アナ
ログ信号が出力される。そして、この予測アナログ信号
に基づいてスピーカ19が駆動されて合成出力が得られ
る。この際、オペアンプ22の出力が影響を与えないよう
に、パワーダウン信号ＰＤによりオペアンプ22の出力端
をハイインピーダンス状態となるように設計するのが望
ましい。
［発明の効果］ 以上説明したようにこの発明によれば、パターン面積を
増大させたり、回路のＳ／Ｎ比や分解能等の特性劣化を
招くことなく予測アナログ信号が得られるアナログ信号
比較回路が得られる。
増大させたり、回路のＳ／Ｎ比や分解能等の特性劣化を
招くことなく予測アナログ信号が得られるアナログ信号
比較回路が得られる。
第１図はこの発明の一実施例に係わるアナログ信号比較
回路を示すブロック図、第２図は上記第１図の回路の構
成例を示す回路図、第３図および第４図はそれぞれ従来
のアナログ信号比較回路を示すブロック図である。 11…アナログ信号源、12，18…増幅器、13…抵抗、15…
コンパレータ、16…ＡＤＭ、19…スピーカ、20Ｄ／Ａコ
ンバータ、Ｖref…基準電圧、ＳＳ…初期設定信号。
回路を示すブロック図、第２図は上記第１図の回路の構
成例を示す回路図、第３図および第４図はそれぞれ従来
のアナログ信号比較回路を示すブロック図である。 11…アナログ信号源、12，18…増幅器、13…抵抗、15…
コンパレータ、16…ＡＤＭ、19…スピーカ、20Ｄ／Ａコ
ンバータ、Ｖref…基準電圧、ＳＳ…初期設定信号。
Claims (1)
- 【請求項１】入力されたアナログ信号を増幅する第１の
増幅手段と、一端に上記第１の増幅手段の出力が供給さ
れる第１の抵抗と、一端側の第１の出力端に上記第１の
抵抗の他端が接続され、供給されたディジタル信号をア
ナログ信号に変換して上記第１の出力端及び他端側の第
２の出力端から出力するＲ−２Ｒ型のラダー抵抗網と、
上記第２の出力端から出力されたアナログ信号を増幅す
る第２の増幅手段と、上記第１の増幅手段のアナログ信
号入力端と接地点間に直列接続された第２の抵抗と第１
のスイッチとを含む第１の直列回路と、上記第２の出力
端と接地点間に直列接続された第３の抵抗と第２のスイ
ッチとを含む第２の直列回路と、上記ラダー抵抗網と上
記第１の抵抗との接続点の電圧と基準電圧とを比較する
コンパレータと、このコンパレータによる比較出力に応
じたディジタル信号を上記ラダー抵抗網に供給する予測
回路とを具備し、上記第２のスイッチをオン状態、上記
第１のスイッチをオフ状態にして、上記予測回路からデ
ィジタル信号を出力するとともに、上記第１のスイッチ
をオン状態、上記第２のスイッチをオフ状態にして上記
第２の増幅手段から予測アナログ信号を出力することを
特徴とするアナログ信号比較回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61217516A JPH0636160B2 (ja) | 1986-09-16 | 1986-09-16 | アナログ信号比較回路 |
| KR1019870010247A KR910002341B1 (ko) | 1986-09-16 | 1987-09-16 | 아날로그신호 비교회로 |
| US07/097,106 US4864304A (en) | 1986-09-16 | 1987-09-16 | Analog voltage signal comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61217516A JPH0636160B2 (ja) | 1986-09-16 | 1986-09-16 | アナログ信号比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6371900A JPS6371900A (ja) | 1988-04-01 |
| JPH0636160B2 true JPH0636160B2 (ja) | 1994-05-11 |
Family
ID=16705457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61217516A Expired - Lifetime JPH0636160B2 (ja) | 1986-09-16 | 1986-09-16 | アナログ信号比較回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4864304A (ja) |
| JP (1) | JPH0636160B2 (ja) |
| KR (1) | KR910002341B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129959A (ja) * | 1990-07-03 | 1993-05-25 | Fujitsu Ltd | デジタル・アナログ変換器 |
| US5781140A (en) * | 1996-04-18 | 1998-07-14 | Industrial Technology Research Institute | Two-segment ladder circuit and digital-to-analog converter |
| US6573811B2 (en) | 2001-02-07 | 2003-06-03 | National Semiconductor Corporation | Resistor tuning network and method for microelectronic RC-based filters |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58104523A (ja) * | 1981-11-30 | 1983-06-22 | シ−メンス・アクチエンゲゼルシヤフト | Ａ−ｄ変換方法および装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4532494A (en) * | 1981-01-09 | 1985-07-30 | Tokyo Shibaura Denki Kabushiki Kaisha | Adaptive delta codec which varies a delta signal in accordance with a characteristic of an input analog signal |
-
1986
- 1986-09-16 JP JP61217516A patent/JPH0636160B2/ja not_active Expired - Lifetime
-
1987
- 1987-09-16 KR KR1019870010247A patent/KR910002341B1/ko not_active IP Right Cessation
- 1987-09-16 US US07/097,106 patent/US4864304A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58104523A (ja) * | 1981-11-30 | 1983-06-22 | シ−メンス・アクチエンゲゼルシヤフト | Ａ−ｄ変換方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910002341B1 (ko) | 1991-04-20 |
| US4864304A (en) | 1989-09-05 |
| JPS6371900A (ja) | 1988-04-01 |
| KR880004397A (ko) | 1988-06-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |