JP3342651B2 - 差動アナログ・ディジタル・コンバータ、ドライバ・セクション及びダイレクト・アクセス記憶装置 - Google Patents
差動アナログ・ディジタル・コンバータ、ドライバ・セクション及びダイレクト・アクセス記憶装置Info
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- JP3342651B2 JP3342651B2 JP25890697A JP25890697A JP3342651B2 JP 3342651 B2 JP3342651 B2 JP 3342651B2 JP 25890697 A JP25890697 A JP 25890697A JP 25890697 A JP25890697 A JP 25890697A JP 3342651 B2 JP3342651 B2 JP 3342651B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Signal Processing (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、差動高速（又は、
フラッシュ）アナログ・ディジタル・コンバータに関す
るものであり、更に詳しく云えば、改良された高速差動
アナログ・ディジタル・コンバータ（ＡＤＣ）に関する
ものである。
フラッシュ）アナログ・ディジタル・コンバータに関す
るものであり、更に詳しく云えば、改良された高速差動
アナログ・ディジタル・コンバータ（ＡＤＣ）に関する
ものである。
【０００２】
【従来の技術】多くのフラッシュＡＤＣは、静的基準電
圧としてコンパレータの負入力を使用する。差動ディジ
タル・アナログ・コンバータ（ＡＤＣ）では、差動電圧
入力がコンパレータに印加される。
圧としてコンパレータの負入力を使用する。差動ディジ
タル・アナログ・コンバータ（ＡＤＣ）では、差動電圧
入力がコンパレータに印加される。
【０００３】図３は、通常の高速差動アナログ・ディジ
タル・コンバータ（ＡＤＣ）を簡略化した形式で示す。
その差動ＡＤＣは、ドライバ・セクション、コンパレー
タ・セクション、及びデコード・セクションを含む３つ
のセクションを有する。ドライバ・セクションは２つの
抵抗器ラダーを含む。各抵抗器ラダーは２(N-1) 個の抵
抗器、即ち、図示の６ビット差動フラッシュＡＤＣに対
して３２個の抵抗器（但し、Ｎ＝６）を含んでいる。コ
ンパレータ・セクションは（２N）−１個のコンパレー
タＣ１乃至Ｃ６３のシリーズ・ストリングを含んでい
る。ドライバ・セクションは、２つの抵抗器ラダーの両
端を差動的に駆動するための４つの電圧源を含んでい
る。ＶＰＡＣは正位相の入力信号を表し、ＶＮＡＣは負
位相の入力信号を表す。一方の側のラダー（Ｒ１乃至Ｒ
３２）は、他方の側のラダー（Ｒ３３乃至Ｒ６４）の逆
位相の入力信号を受ける。Ｒ３２及びＲ６４に接続され
た電圧源は直流電圧を有し、ＶＰＡＣ−ＶＤＣ及びＶＮ
ＡＣ−ＶＤＣによって表される。これは両抵抗器ラダー
にまたがる全電圧降下を設定し、ＡＤＣのフル・レンジ
を決定する。直列抵抗器はフル・スケール入力基準電圧
を最下位ビット（ＬＳＢ）に分割する。各抵抗器は１つ
の最下位ビット（ＬＳＢ）直流電圧降下を有する。抵抗
器相互間の中心タップにおける差動入力信号は、コンパ
レータＣ１−Ｃ６３の非反転入力及び反転入力、即ち、
ポートＩＮ＋及びＩＮ−に直流結合される。
タル・コンバータ（ＡＤＣ）を簡略化した形式で示す。
その差動ＡＤＣは、ドライバ・セクション、コンパレー
タ・セクション、及びデコード・セクションを含む３つ
のセクションを有する。ドライバ・セクションは２つの
抵抗器ラダーを含む。各抵抗器ラダーは２(N-1) 個の抵
抗器、即ち、図示の６ビット差動フラッシュＡＤＣに対
して３２個の抵抗器（但し、Ｎ＝６）を含んでいる。コ
ンパレータ・セクションは（２N）−１個のコンパレー
タＣ１乃至Ｃ６３のシリーズ・ストリングを含んでい
る。ドライバ・セクションは、２つの抵抗器ラダーの両
端を差動的に駆動するための４つの電圧源を含んでい
る。ＶＰＡＣは正位相の入力信号を表し、ＶＮＡＣは負
位相の入力信号を表す。一方の側のラダー（Ｒ１乃至Ｒ
３２）は、他方の側のラダー（Ｒ３３乃至Ｒ６４）の逆
位相の入力信号を受ける。Ｒ３２及びＲ６４に接続され
た電圧源は直流電圧を有し、ＶＰＡＣ−ＶＤＣ及びＶＮ
ＡＣ−ＶＤＣによって表される。これは両抵抗器ラダー
にまたがる全電圧降下を設定し、ＡＤＣのフル・レンジ
を決定する。直列抵抗器はフル・スケール入力基準電圧
を最下位ビット（ＬＳＢ）に分割する。各抵抗器は１つ
の最下位ビット（ＬＳＢ）直流電圧降下を有する。抵抗
器相互間の中心タップにおける差動入力信号は、コンパ
レータＣ１−Ｃ６３の非反転入力及び反転入力、即ち、
ポートＩＮ＋及びＩＮ−に直流結合される。
【０００４】ドライバ・セクションの速度は、抵抗器ラ
ダー・ストリングの不良ケースの時定数遅延によって制
限される。各抵抗器及びコンパレータ入力は、抵抗器ラ
ダー・ストリングに沿ってほぼ均等に分布した寄生容量
をそれと結合している。電圧源に最も近接した抵抗器は
最小の時定数遅延を有し、最大の帯域幅を与えるであろ
う。これらの電圧ノードはＶＴＯＰ及びＶＢＯＴとして
示される。Ｒ１６、Ｒ１７、Ｒ４８、及びＲ４９と表さ
れた抵抗器は、それらが各電圧源からの最大抵抗である
ために最大の時定数を有する電圧ノードを表す。＋ＶＭ
ＩＤ−と表された差動ノードは、結果として、ＡＤＣド
ライバ全体によって達成可能な最大速度を決定する。
ダー・ストリングの不良ケースの時定数遅延によって制
限される。各抵抗器及びコンパレータ入力は、抵抗器ラ
ダー・ストリングに沿ってほぼ均等に分布した寄生容量
をそれと結合している。電圧源に最も近接した抵抗器は
最小の時定数遅延を有し、最大の帯域幅を与えるであろ
う。これらの電圧ノードはＶＴＯＰ及びＶＢＯＴとして
示される。Ｒ１６、Ｒ１７、Ｒ４８、及びＲ４９と表さ
れた抵抗器は、それらが各電圧源からの最大抵抗である
ために最大の時定数を有する電圧ノードを表す。＋ＶＭ
ＩＤ−と表された差動ノードは、結果として、ＡＤＣド
ライバ全体によって達成可能な最大速度を決定する。
【０００５】ＡＤＣドライバをスピード・アップするた
めの１つの解決方法は、ＡＤＣラダーの各ノードにおけ
る抵抗及びキャパシタンスを最小にすることである。寄
生キャパシタンス、特に集積回路における寄生キャパシ
タンスは、そのプロセス及びその回路のレイアウトに制
限される。抵抗を下げることは、同じＡＤＣ電圧範囲を
維持するために更に多くの電流を必要とする。所与のチ
ップ・プロセスに対するこのドライバ構成の速度を２倍
にすることは電力の２倍増加を必要とする。それは、キ
ャパシタンスが変化せず、抵抗が各Ｒ＊Ｃ時間遅れに対
して２倍も減少しなければならないためである。
めの１つの解決方法は、ＡＤＣラダーの各ノードにおけ
る抵抗及びキャパシタンスを最小にすることである。寄
生キャパシタンス、特に集積回路における寄生キャパシ
タンスは、そのプロセス及びその回路のレイアウトに制
限される。抵抗を下げることは、同じＡＤＣ電圧範囲を
維持するために更に多くの電流を必要とする。所与のチ
ップ・プロセスに対するこのドライバ構成の速度を２倍
にすることは電力の２倍増加を必要とする。それは、キ
ャパシタンスが変化せず、抵抗が各Ｒ＊Ｃ時間遅れに対
して２倍も減少しなければならないためである。
【０００６】電力を比例的に増加させることなく、差動
フラッシュ・アナログ・ディジタル・コンバータ（ＡＤ
Ｃ）の高速実施方法を提供する必要がある。
フラッシュ・アナログ・ディジタル・コンバータ（ＡＤ
Ｃ）の高速実施方法を提供する必要がある。
【０００７】
【発明が解決しようとする課題】本発明の主たる目的
は、改良された高速差動アナログ・ディジタル・コンバ
ータ（ＡＤＣ）を提供することにある。もう１つの目的
は、ダイレクト・アクセス記憶装置におけるデータ検出
のためのそのような高速差動ＡＤＣを提供することにあ
り、そのような高速差動ＡＤＣを実質的に不利な影響な
しに提供すること及び従来技術の装置の欠点の多くを克
服することにある。
は、改良された高速差動アナログ・ディジタル・コンバ
ータ（ＡＤＣ）を提供することにある。もう１つの目的
は、ダイレクト・アクセス記憶装置におけるデータ検出
のためのそのような高速差動ＡＤＣを提供することにあ
り、そのような高速差動ＡＤＣを実質的に不利な影響な
しに提供すること及び従来技術の装置の欠点の多くを克
服することにある。
【０００８】
【課題を解決するための手段】簡単に云えば、高速差動
アナログ・ディジタル・コンバータ（ＡＤＣ）が提供さ
れる。その高速差動ＡＤＣは、ドライバ・セクション、
コンパレータ・セクション、及びデコード・セクション
を含む。ドライバ・セクションは一対の直列接続された
抵抗器ラダーを含み、その直列接続された抵抗器ラダー
の対のうちの一方の上部及び下部には正位相の電圧源が
接続され、その直列接続された抵抗器ラダーの対のうち
の他方の上部及び下部には負位相の電圧源が接続され
る。それら正位相の電圧源及び負位相の電圧源の両方と
も所定の第１直流電圧値を含む。その直列接続された抵
抗器ラダーの対のうちの一方には、少なくとも１つの更
なる正位相の電圧源が接続され、その直列接続された抵
抗器ラダーの対のうちの他方には、少なくとも１つの更
なる負位相の電圧源が接続される。それら更なる正位相
及び負位相の電圧源は所定の第２直流電圧値を含む。
アナログ・ディジタル・コンバータ（ＡＤＣ）が提供さ
れる。その高速差動ＡＤＣは、ドライバ・セクション、
コンパレータ・セクション、及びデコード・セクション
を含む。ドライバ・セクションは一対の直列接続された
抵抗器ラダーを含み、その直列接続された抵抗器ラダー
の対のうちの一方の上部及び下部には正位相の電圧源が
接続され、その直列接続された抵抗器ラダーの対のうち
の他方の上部及び下部には負位相の電圧源が接続され
る。それら正位相の電圧源及び負位相の電圧源の両方と
も所定の第１直流電圧値を含む。その直列接続された抵
抗器ラダーの対のうちの一方には、少なくとも１つの更
なる正位相の電圧源が接続され、その直列接続された抵
抗器ラダーの対のうちの他方には、少なくとも１つの更
なる負位相の電圧源が接続される。それら更なる正位相
及び負位相の電圧源は所定の第２直流電圧値を含む。
【０００９】
【発明の実施の形態】図面を参照すると、図１には、全
体的１０として指定されたデータ記憶ディスク・ファイ
ルが示される。そのディスク・ファイル１０は固定磁気
ディスク駆動装置１２及び全体的に１４として指定され
たインターフェース制御装置を含む。装置１２は、本発
明の理解するに十分な単純化した概略形式で示される。
本発明の有用性は特定の駆動装置の構造の詳細に限定さ
れるものではない。
体的１０として指定されたデータ記憶ディスク・ファイ
ルが示される。そのディスク・ファイル１０は固定磁気
ディスク駆動装置１２及び全体的に１４として指定され
たインターフェース制御装置を含む。装置１２は、本発
明の理解するに十分な単純化した概略形式で示される。
本発明の有用性は特定の駆動装置の構造の詳細に限定さ
れるものではない。
【００１０】ディスク駆動装置１２はディスク１８のス
タック１６を含み、そのディスク１８の各々は少なくと
も１つの磁性表面２０を有する。ディスク１８は、統合
されたスピンドル及びモータ・アセンブリ２６において
同時回転するようにそのモータ・アセンブリ２６によっ
て相互に平行に装着される。各磁気ディスク表面２０に
おける情報は、回転するディスク表面２０を横切る半径
方向成分を持った通路を移動し得る対応した変換器ヘッ
ド・アセンブリ２８によってディスク表面２０から読み
取られ、或いは、ディスク表面２０に書き込まれる。
タック１６を含み、そのディスク１８の各々は少なくと
も１つの磁性表面２０を有する。ディスク１８は、統合
されたスピンドル及びモータ・アセンブリ２６において
同時回転するようにそのモータ・アセンブリ２６によっ
て相互に平行に装着される。各磁気ディスク表面２０に
おける情報は、回転するディスク表面２０を横切る半径
方向成分を持った通路を移動し得る対応した変換器ヘッ
ド・アセンブリ２８によってディスク表面２０から読み
取られ、或いは、ディスク表面２０に書き込まれる。
【００１１】各変換器ヘッド・アセンブリ２８は、アー
ム３２によって担持された可撓性スプリング（図示され
ていない）上に装着される。それらのアーム３２は、支
持スピンドル３４の回りを同時にピボット運動するよう
に一体化される。アーム３２の１つは、サーボ・モータ
３８によってピボット運動で駆動される延長部３６を含
む。そのサーボ・モータ３８は、内部マグネット及びコ
ア・アセンブリと共働するボイス・コイル３９を含む。
ボイス・コイル３９に加えられる駆動信号はアーム３２
を一体的に移動させ、情報が書き込まれ又は読み取られ
る磁気ディスク上の情報トラックと揃うように変換器ヘ
ッドを位置づける。
ム３２によって担持された可撓性スプリング（図示され
ていない）上に装着される。それらのアーム３２は、支
持スピンドル３４の回りを同時にピボット運動するよう
に一体化される。アーム３２の１つは、サーボ・モータ
３８によってピボット運動で駆動される延長部３６を含
む。そのサーボ・モータ３８は、内部マグネット及びコ
ア・アセンブリと共働するボイス・コイル３９を含む。
ボイス・コイル３９に加えられる駆動信号はアーム３２
を一体的に移動させ、情報が書き込まれ又は読み取られ
る磁気ディスク上の情報トラックと揃うように変換器ヘ
ッドを位置づける。
【００１２】ディスク駆動装置１２は制御装置１４によ
って与えられる信号によって動作を制御される。その信
号は、線２６Ａにおけるモータ制御信号及び線３８Ａに
おけるヘッド位置制御信号を含む。代表的な装置では、
制御装置１４は、データ読取及び書込コマンドを与える
コンピュータとのインターフェース提供し、データ信号
は対応する線２８Ａを介して変換器ヘッドに又は変換器
ヘッドから送られる。図１には、それらの線の１つが示
される。ディスク表面２０上にはサーボ位置情報が記録
され、変換器ヘッド２８は、このサーボ位置情報を読み
取ってサーボ位置信号を制御装置１４に供給する。この
情報は、線３８Ａを介して位置制御信号を供給するよう
に制御装置１４によって使用される。この位置フィード
バック・システムの目的は、データがディスク表面２０
上の正確なロケーションに書き込まれるように及び正確
なロケーションから読み取られるように、変換器ヘッド
２８の正確な且つ連続した位置決めを保証することであ
る。
って与えられる信号によって動作を制御される。その信
号は、線２６Ａにおけるモータ制御信号及び線３８Ａに
おけるヘッド位置制御信号を含む。代表的な装置では、
制御装置１４は、データ読取及び書込コマンドを与える
コンピュータとのインターフェース提供し、データ信号
は対応する線２８Ａを介して変換器ヘッドに又は変換器
ヘッドから送られる。図１には、それらの線の１つが示
される。ディスク表面２０上にはサーボ位置情報が記録
され、変換器ヘッド２８は、このサーボ位置情報を読み
取ってサーボ位置信号を制御装置１４に供給する。この
情報は、線３８Ａを介して位置制御信号を供給するよう
に制御装置１４によって使用される。この位置フィード
バック・システムの目的は、データがディスク表面２０
上の正確なロケーションに書き込まれるように及び正確
なロケーションから読み取られるように、変換器ヘッド
２８の正確な且つ連続した位置決めを保証することであ
る。
【００１３】図２には、ディスク駆動装置１２のための
４０として全体的に指定された例示的データ・チャネル
が示され、それは本発明の高速差動アナログ・ディジタ
ル・コンバータ（ＡＤＣ）１００を含んでいる。ＭＲ変
換器ヘッド２８からの読取信号はＭＲ増幅器（ＡＭＰ）
４２によって増幅され、可変利得増幅器４４に加えられ
る。その増幅された読取信号はフィルタ４６に加えられ
る。そのフィルタを通された読取信号はＡＤＣ１００に
よってディジタル形式に変換される。ＡＤＣ１００には
ディテクタ５２が接続される。それはディジタル・サン
プル値を受けそしてコード化されたデータを供給する。
４０として全体的に指定された例示的データ・チャネル
が示され、それは本発明の高速差動アナログ・ディジタ
ル・コンバータ（ＡＤＣ）１００を含んでいる。ＭＲ変
換器ヘッド２８からの読取信号はＭＲ増幅器（ＡＭＰ）
４２によって増幅され、可変利得増幅器４４に加えられ
る。その増幅された読取信号はフィルタ４６に加えられ
る。そのフィルタを通された読取信号はＡＤＣ１００に
よってディジタル形式に変換される。ＡＤＣ１００には
ディテクタ５２が接続される。それはディジタル・サン
プル値を受けそしてコード化されたデータを供給する。
【００１４】図４には、参照番号１００によって全体的
に指定された本発明による例示的な高速差動アナログ・
ディジタル・コンバータが示される。その差動ＡＤＣ
は、ドライバ・セクション１０２、コンパレータ・セク
ション１０４、及びデコード・セクション１０６を含む
３つのセクションを有する。ドライバ・セクション１０
２は２つの抵抗器ラダーＲ１−Ｒ３２及びＲ３３−Ｒ６
４を含む。各抵抗器ラダーは２(N-1) 個の抵抗器、即
ち、Ｎ＝６の場合、図示の６ビット差動フラッシュＡＤ
Ｃに対して３２個の抵抗器を含む。
に指定された本発明による例示的な高速差動アナログ・
ディジタル・コンバータが示される。その差動ＡＤＣ
は、ドライバ・セクション１０２、コンパレータ・セク
ション１０４、及びデコード・セクション１０６を含む
３つのセクションを有する。ドライバ・セクション１０
２は２つの抵抗器ラダーＲ１−Ｒ３２及びＲ３３−Ｒ６
４を含む。各抵抗器ラダーは２(N-1) 個の抵抗器、即
ち、Ｎ＝６の場合、図示の６ビット差動フラッシュＡＤ
Ｃに対して３２個の抵抗器を含む。
【００１５】本発明の特徴によれば、ＡＤＣドライバ・
セクション１０２は、６つの電圧源１１８、１２０、１
２２、１２４、１２６、及び１２８を含む。ＡＤＣドラ
イバ・セクション１０２の改良された速度パフォーマン
スは、Ｒ１６及びＲ１７並びにＲ４８及びＲ４９の接続
点における ＋ＶＭＩＤ− と表されたラダーの中間点
が、それぞれ、電圧源１２６及び１２８によって駆動さ
れるというスプリット・ラダー構成によって得られる。
電圧源１２６、１２８は位相が一致しており、それぞ
れ、電圧源１１８、１２０の直流電圧降下の半分を含
む。ＶＭＩＤが不良ケースの帯域幅ポイントである図３
の通常の構成に比べて、ＡＤＣドライバ・セクション１
０２のＶＭＩＤは、ＶＴＯＰ及びＶＢＯＴと同じ最速帯
域幅ポイントを与える。
セクション１０２は、６つの電圧源１１８、１２０、１
２２、１２４、１２６、及び１２８を含む。ＡＤＣドラ
イバ・セクション１０２の改良された速度パフォーマン
スは、Ｒ１６及びＲ１７並びにＲ４８及びＲ４９の接続
点における ＋ＶＭＩＤ− と表されたラダーの中間点
が、それぞれ、電圧源１２６及び１２８によって駆動さ
れるというスプリット・ラダー構成によって得られる。
電圧源１２６、１２８は位相が一致しており、それぞ
れ、電圧源１１８、１２０の直流電圧降下の半分を含
む。ＶＭＩＤが不良ケースの帯域幅ポイントである図３
の通常の構成に比べて、ＡＤＣドライバ・セクション１
０２のＶＭＩＤは、ＶＴＯＰ及びＶＢＯＴと同じ最速帯
域幅ポイントを与える。
【００１６】ＡＤＣドライバ・セクション１０２では、
不良ケースの帯域幅ポイントは、＋ＶＭＩＤＴＯＰ−
及び ＋ＶＭＩＤＢＯＴ− と表されたノードにおけるＶ
ＴＯＰ及びＶＭＩＤ並びにＶＭＩＤ及びＶＢＯＴの間で
等しくなる。各ノードにおいて同じ抵抗及びキャパシタ
ンスを持った図３の不良ケースの帯域幅ポイントＶＭＩ
Ｄに比べて、ＶＭＩＤＴＯＰ及びＶＭＩＤＢＯＴは電圧
源１１８、１２０、１２２、１２４、１２６、及び１２
８に対する４倍も小さいＲ＊Ｃ遅れを有する。その結
果、ＡＤＣドライバ・セクション１０２は実質的に電力
の増加なしに４倍も速い。２つの電圧源１２６及び１２
８が加えられることによって、６つの電圧源１１８、１
２０、１２２、１２４、１２６、及び１２８に対する必
要な交流電流の合計は、図３の通常の又は非スプリット
構成における４つの電圧源に対する必要な交流電流の合
計にほぼ等しい。
不良ケースの帯域幅ポイントは、＋ＶＭＩＤＴＯＰ−
及び ＋ＶＭＩＤＢＯＴ− と表されたノードにおけるＶ
ＴＯＰ及びＶＭＩＤ並びにＶＭＩＤ及びＶＢＯＴの間で
等しくなる。各ノードにおいて同じ抵抗及びキャパシタ
ンスを持った図３の不良ケースの帯域幅ポイントＶＭＩ
Ｄに比べて、ＶＭＩＤＴＯＰ及びＶＭＩＤＢＯＴは電圧
源１１８、１２０、１２２、１２４、１２６、及び１２
８に対する４倍も小さいＲ＊Ｃ遅れを有する。その結
果、ＡＤＣドライバ・セクション１０２は実質的に電力
の増加なしに４倍も速い。２つの電圧源１２６及び１２
８が加えられることによって、６つの電圧源１１８、１
２０、１２２、１２４、１２６、及び１２８に対する必
要な交流電流の合計は、図３の通常の又は非スプリット
構成における４つの電圧源に対する必要な交流電流の合
計にほぼ等しい。
【００１７】図５は、参照番号１０２' によって全体的
に指定された本発明のスプリットＡＤＣドライバ・セク
ションの実用的な実施例を示す。スプリットＡＤＣドラ
イバ・セクション１０２' では、図４のスプリットＡＤ
Ｃドライバ・セクション１０２における電圧源１１８、
１２０、１２２、１２４、１２６、及び１２８がエミッ
タ・フォロワ・トランジスタＱ０−Ｑ５ １３８、１４
０、１４２、１４４、１４６、及び１４８によって置換
される。その各々は、それぞれの交流電流源ＩＰＡＣ、
ＩＮＡＣ１５８、１６０、１６２、１６４、１６６、及
び１６８によって駆動される。電源ＶＤＤと各エミッタ
・フォロワ・トランジスタＱ０−Ｑ５１３８、１４０、
１４２、１４４、１４６、及び１４８のベースとの間に
は、バイアス抵抗器ＲＴ１６９が接続される。ＡＤＣの
フル・スケール・レンジをセットするために、直流電流
源ＩＲＥＦ１７０、１７２、及びＩＲＥＦ／２ １７
４、及び１７６が設けられる。エミッタ・フォロワ・ト
ランジスタＱ０−Ｑ５ １３８、１４０、１４２、１４
４、１４６、及び１４８をバイアスするために、直流電
流源ＩＢ １７８、１８０、１８２、１８４、１８６、
及び１８８が設けられる。エミッタ・フォロワ・トラン
ジスタＱ０−Ｑ５ １３８、１４０、１４２、１４４、
１４６、及び１４８からの電流を必要とすることなく抵
抗器ラダーＲ１−Ｒ３２、Ｒ３３−Ｒ６４に電流を供給
するために、直流電流源ＩＬＡＤ１９０、１９２、１９
４、及び１９６が設けられる。
に指定された本発明のスプリットＡＤＣドライバ・セク
ションの実用的な実施例を示す。スプリットＡＤＣドラ
イバ・セクション１０２' では、図４のスプリットＡＤ
Ｃドライバ・セクション１０２における電圧源１１８、
１２０、１２２、１２４、１２６、及び１２８がエミッ
タ・フォロワ・トランジスタＱ０−Ｑ５ １３８、１４
０、１４２、１４４、１４６、及び１４８によって置換
される。その各々は、それぞれの交流電流源ＩＰＡＣ、
ＩＮＡＣ１５８、１６０、１６２、１６４、１６６、及
び１６８によって駆動される。電源ＶＤＤと各エミッタ
・フォロワ・トランジスタＱ０−Ｑ５１３８、１４０、
１４２、１４４、１４６、及び１４８のベースとの間に
は、バイアス抵抗器ＲＴ１６９が接続される。ＡＤＣの
フル・スケール・レンジをセットするために、直流電流
源ＩＲＥＦ１７０、１７２、及びＩＲＥＦ／２ １７
４、及び１７６が設けられる。エミッタ・フォロワ・ト
ランジスタＱ０−Ｑ５ １３８、１４０、１４２、１４
４、１４６、及び１４８をバイアスするために、直流電
流源ＩＢ １７８、１８０、１８２、１８４、１８６、
及び１８８が設けられる。エミッタ・フォロワ・トラン
ジスタＱ０−Ｑ５ １３８、１４０、１４２、１４４、
１４６、及び１４８からの電流を必要とすることなく抵
抗器ラダーＲ１−Ｒ３２、Ｒ３３−Ｒ６４に電流を供給
するために、直流電流源ＩＬＡＤ１９０、１９２、１９
４、及び１９６が設けられる。
【００１８】図６は、図３における通常の高速差動アナ
ログ・ディジタル・コンバータに関する本発明の図４に
おけるＡＤＣドライバ１０２の差動電圧ステップ・レス
ポンスに対するシミュレーション結果を示す。図３の通
常のＡＤＣ設計は、Ｑ２及びＱ３電圧ドライバ１４６及
び１４８を含まない。１ns の差動電流ステップが、図
６においてＶ ＩＮと表された差動電圧ステップを生じ
させた。図６では、ＡＤＣドライバ１０２' のＶＭＩＤ
ＴＯＰにおける電圧応答が通常のＡＤＣにおける図３の
ＶＭＩＤと比較される。同じ量の寄生容量に対して、Ａ
ＤＣドライバ１０２' のＶＭＩＤＴＯＰからのレスポン
ス時間は、図３の通常のＡＤＣにおけるＶＭＩＤよりも
１ns 近く速い。図３の通常のＡＤＣ設計に対するＩＢ
は２mA に等しく、ＡＤＣドライバ１０２' に対するＩ
Ｂは１.５mA に等しい。両方の設計に対して、ＩＬＡＤ
＝１.５６mA 、ＩＲＥＦ＝０.２mA 、ＩＰＡＣ＝ＩＮＡ
Ｃ＝２００μA ピーク対ピーク、ＲＴ＝５Ｋオーム、Ｒ
１乃至Ｒ６４＝２０オーム、及び抵抗器ラダーの各ノー
ドはグラウンドに対する０.１pF のキャパシタンスを有
する。
ログ・ディジタル・コンバータに関する本発明の図４に
おけるＡＤＣドライバ１０２の差動電圧ステップ・レス
ポンスに対するシミュレーション結果を示す。図３の通
常のＡＤＣ設計は、Ｑ２及びＱ３電圧ドライバ１４６及
び１４８を含まない。１ns の差動電流ステップが、図
６においてＶ ＩＮと表された差動電圧ステップを生じ
させた。図６では、ＡＤＣドライバ１０２' のＶＭＩＤ
ＴＯＰにおける電圧応答が通常のＡＤＣにおける図３の
ＶＭＩＤと比較される。同じ量の寄生容量に対して、Ａ
ＤＣドライバ１０２' のＶＭＩＤＴＯＰからのレスポン
ス時間は、図３の通常のＡＤＣにおけるＶＭＩＤよりも
１ns 近く速い。図３の通常のＡＤＣ設計に対するＩＢ
は２mA に等しく、ＡＤＣドライバ１０２' に対するＩ
Ｂは１.５mA に等しい。両方の設計に対して、ＩＬＡＤ
＝１.５６mA 、ＩＲＥＦ＝０.２mA 、ＩＰＡＣ＝ＩＮＡ
Ｃ＝２００μA ピーク対ピーク、ＲＴ＝５Ｋオーム、Ｒ
１乃至Ｒ６４＝２０オーム、及び抵抗器ラダーの各ノー
ドはグラウンドに対する０.１pF のキャパシタンスを有
する。
【００１９】これは、フラッシュＡＤＣ１００のより短
いサンプリング期間に変換するＡＤＣコンパレータＣ１
−Ｃ６３における作動電圧がより速く安定することを可
能にする重要な性能上の利点を表す。スプリットＡＤＣ
ドライバ１０２' 対図３の通常のＡＤＣに関しては、わ
ずか１.４mA の合計電流の増加が生じるだけである。図
３の通常のＡＤＣにとっては、同じ帯域幅を得るため
に、ラダー抵抗器Ｒ１−Ｒ６４は４オームに減少されな
ければならず、ＩＬＡＤ電流は、１６mA − ４mA＝１２
mA の合計の増加に対して８mA に増加するであろう。５
Ｖの設計に対して、同じ帯域幅に対するスプリットＡＤ
Ｃドライバ１０２' 対図３の通常のＡＤＣからの電力の
節約は ５Ｖ（１２mA −１.４mA）＝５３ｍＷ である。
この電力節約は、フラッシュＡＤＣ１００全体において
使用される総電力の大部分を表すことができる。
いサンプリング期間に変換するＡＤＣコンパレータＣ１
−Ｃ６３における作動電圧がより速く安定することを可
能にする重要な性能上の利点を表す。スプリットＡＤＣ
ドライバ１０２' 対図３の通常のＡＤＣに関しては、わ
ずか１.４mA の合計電流の増加が生じるだけである。図
３の通常のＡＤＣにとっては、同じ帯域幅を得るため
に、ラダー抵抗器Ｒ１−Ｒ６４は４オームに減少されな
ければならず、ＩＬＡＤ電流は、１６mA − ４mA＝１２
mA の合計の増加に対して８mA に増加するであろう。５
Ｖの設計に対して、同じ帯域幅に対するスプリットＡＤ
Ｃドライバ１０２' 対図３の通常のＡＤＣからの電力の
節約は ５Ｖ（１２mA −１.４mA）＝５３ｍＷ である。
この電力節約は、フラッシュＡＤＣ１００全体において
使用される総電力の大部分を表すことができる。
【００２０】本発明は図示の装置１０２、１０２'に限
定されないことは理解されるべきである。例えば、各ラ
ダーにおける更に多くのポイントが追加のエミッタ・フ
ォロワによって駆動可能である。エミッタ・フォロワが
多すぎるという欠点が、各ＩＰＡＣ及びＩＮＡＣの間の
マッチングを維持し、各ＩＲＥＦの相互のマッチングを
維持している。ＡＤＣ１００のＬＳＢサイズ次第で、１
／４ＬＳＢ乃至１／２ＬＳＢ内に電流を削減すること
が、ＡＤＣの精度を維持するために必要である。帯域幅
は、大概、電圧源又はコンパレータによって制限される
ので、各ラダー上の３つ又は４つのポイントを駆動すれ
ば十分である。
定されないことは理解されるべきである。例えば、各ラ
ダーにおける更に多くのポイントが追加のエミッタ・フ
ォロワによって駆動可能である。エミッタ・フォロワが
多すぎるという欠点が、各ＩＰＡＣ及びＩＮＡＣの間の
マッチングを維持し、各ＩＲＥＦの相互のマッチングを
維持している。ＡＤＣ１００のＬＳＢサイズ次第で、１
／４ＬＳＢ乃至１／２ＬＳＢ内に電流を削減すること
が、ＡＤＣの精度を維持するために必要である。帯域幅
は、大概、電圧源又はコンパレータによって制限される
ので、各ラダー上の３つ又は４つのポイントを駆動すれ
ば十分である。
【００２１】図面に示された本発明の実施例を詳細に参
照して本発明を説明したけれども、これらの詳細は本発
明の技術的範囲を限定しようとするものではない。
照して本発明を説明したけれども、これらの詳細は本発
明の技術的範囲を限定しようとするものではない。
【００２２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２３】（１）一対の直列接続された抵抗器ラダー
と、前記一対の直列接続された抵抗器ラダーのうちの一
方の最上部及び最下部に接続された一対の正位相電圧源
と、前記一対の直列接続された抵抗器ラダーのうちの他
方の最上部及び最下部に接続された一対の負位相電圧源
とを含むドライバ・セクションにして、前記正位相電圧
源及び前記負位相電圧源は所定の第１直流電圧値を含ん
で成るドライバ・セクションと、一連のコンパレータの
ストリングを含むコンパレータ・セクションにして、前
記一対の直列接続された抵抗器ラダーの直列接続された
抵抗器相互間のそれぞれの中心タップにおける差動入力
信号がそれぞれのコンパレータの反転入力及び非反転入
力に結合されて成るコンパレータ・セクションと、ディ
ジタル出力を供給するために、前記一連のコンパレータ
のストリングの出力に接続されたデコーダ・セクション
と、を含み、前記一対の直列接続された抵抗器ラダーの
うちの一方に接続された少なくとも１つの更なる正位相
電圧源及び前記一対の直列接続された抵抗器ラダーのう
ちの他方に接続された少なくとも１つの更なる負位相電
圧源を含み、前記少なくとも１つの更なる正位相電圧源
及び前記少なくとも１つの更なる負位相電圧源は共に所
定の第２直流電圧値を有することを特徴とする高速差動
アナログ・ディジタル・コンバータ。 （２）前記少なくとも１つの更なる正位相電圧源及び前
記少なくとも１つの更なる負位相電圧源は前記一対の直
列接続された抵抗器ラダーの中間に接続されることを特
徴とする上記（１）に記載の高速差動アナログ・ディジ
タル・コンバータ。 （３）前記所定の第２直流電圧値は前記所定の第１直流
電圧値の半分に等しいことを特徴とする上記（２）に記
載の高速差動アナログ・ディジタル・コンバータ。 （４）前記正位相電圧源及び前記負位相電圧源は交流電
流源によって駆動されるエミッタ・フォロワ・トランジ
スタを含むことを特徴とする上記（１）に記載の高速差
動アナログ・ディジタル・コンバータ。 （５）前記エミッタ・フォロワ・トランジスタをバイア
スするための直流電流源を含むことを特徴とする上記
（４）に記載の高速差動アナログ・ディジタル・コンバ
ータ。 （６）前記所定の第１直流電圧値及び前記所定の第２直
流電圧値を供給するために前記エミッタ・フォロワ・ト
ランジスタのうちの所定のものに接続された直流電流源
を含むことを特徴とする上記（４）に記載の高速差動ア
ナログ・ディジタル・コンバータ。 （７）前記正位相電圧源及び前記負位相電圧源は交流電
流源によって駆動されるエミッタ・フォロワ・トランジ
スタを含み、前記所定の第１直流電圧値は第１直流電流
源ＩＲＥＦによって供給され、前記所定の第２直流電圧
値は第２直流電流源ＩＲＥＦ／２によって供給されるこ
とを特徴とする上記（２）に記載の高速差動アナログ・
ディジタル・コンバータ。 （８）高速差動アナログ・ディジタル・コンバータのた
めのドライバ・セクションにして、一対の直列接続され
た抵抗器ラダーと、前記一対の直列接続された抵抗器ラ
ダーのうちの一方の最上部及び最下部に接続された一対
の正位相電圧源と、前記一対の直列接続された抵抗器ラ
ダーのうちの他方の最上部及び最下部に接続された一対
の負位相電圧源とを含み、上記正位相電圧源及び上記負
位相電圧源は所定の第１直流電圧値を含んで成るもの
と、前記一対の直列接続された抵抗器ラダーのうちの一
方に接続された少なくとも１つの更なる正位相電圧源及
び前記一対の直列接続された抵抗器ラダーのうちの他方
に接続された少なくとも１つの更なる負位相電圧源と、
を含み、前記少なくとも１つの更なる正位相電圧源及び
前記少なくとも１つの更なる負位相電圧源は共に所定の
第２直流電圧値を有することを特徴とするドライバ・セ
クション。 （９）前記少なくとも１つの更なる正位相電圧源及び前
記少なくとも１つの更なる負位相電圧源は前記一対の直
列接続された抵抗器ラダーの中間に接続されることを特
徴とする上記（８）に記載のドライバ・セクション。 （１０）前記所定の第２直流電圧値は前記所定の第１直
流電圧値の半分に等しいことを特徴とする上記（９）に
記載のドライバ・セクション。 （１１）前記正位相電圧源及び前記負位相電圧源は交流
電流源によって駆動されるエミッタ・フォロワ・トラン
ジスタを含むことを特徴とする上記（８）に記載のドラ
イバ・セクション。 （１２）前記所定の第１直流電圧値及び前記所定の第２
直流電圧値を供給するために前記エミッタ・フォロワ・
トランジスタのうちの所定のものに接続された直流電流
源を含むことを特徴とする上記（１１）に記載のドライ
バ・セクション。 （１３）データ・チャネルを含むダイレクト・アクセス
記憶装置にして、軸の回りに回転するように装着され、
データを記憶するための少なくとも１つのディスク表面
を有する少なくとも１つのディスクと、前記ディスク表
面を横切って移動するように装着され、前記ディスク表
面からデータを読み取り及び前記ディスク表面にデータ
を書き込むための変換手段と、前記変換手段に接続さ
れ、アナログ信号をディジタル・サンプル値に変換する
ためのアナログ・ディジタル・コンバータと、一対の直
列接続された抵抗器ラダーと、前記一対の直列接続され
た抵抗器ラダーのうちの一方の最上部及び最下部に接続
された一対の正位相電圧源と、前記一対の直列接続され
た抵抗器ラダーのうちの他方の最上部及び最下部に接続
された一対の負位相電圧源とを含み、上記正位相電圧源
及び上記負位相電圧源は所定の第１直流電圧値を含んで
成るものと、前記一対の直列接続された抵抗器ラダーの
うちの一方に接続された少なくとも１つの更なる正位相
電圧源及び前記一対の直列接続された抵抗器ラダーのう
ちの他方に接続された少なくとも１つの更なる負位相電
圧源と、を含み、前記少なくとも１つの更なる正位相電
圧源及び前記少なくとも１つの更なる負位相電圧源は共
に所定の第２直流電圧値を有することを特徴とするダイ
レクト・アクセス記憶装置。 （１４）前記少なくとも１つの更なる正位相電圧源及び
前記少なくとも１つの更なる負位相電圧源は前記一対の
直列接続された抵抗器ラダーの中間に接続されることを
特徴とする上記（１３）に記載のダイレクト・アクセス
記憶装置。 （１５）前記所定の第２直流電圧値は前記所定の第１直
流電圧値の半分に等しいことを特徴とする上記（１４）
に記載のダイレクト・アクセス記憶装置。 （１６）前記正位相電圧源及び前記負位相電圧源は交流
電流源によって駆動されるエミッタ・フォロワ・トラン
ジスタを含むことを特徴とする上記（１３）に記載のダ
イレクト・アクセス記憶装置。 （１７）前記所定の第１直流電圧値及び前記所定の第２
直流電圧値を供給するために前記エミッタ・フォロワ・
トランジスタのうちの所定のものに接続された直流電流
源を含むことを特徴とする上記（１６）に記載のダイレ
クト・アクセス記憶装置。
と、前記一対の直列接続された抵抗器ラダーのうちの一
方の最上部及び最下部に接続された一対の正位相電圧源
と、前記一対の直列接続された抵抗器ラダーのうちの他
方の最上部及び最下部に接続された一対の負位相電圧源
とを含むドライバ・セクションにして、前記正位相電圧
源及び前記負位相電圧源は所定の第１直流電圧値を含ん
で成るドライバ・セクションと、一連のコンパレータの
ストリングを含むコンパレータ・セクションにして、前
記一対の直列接続された抵抗器ラダーの直列接続された
抵抗器相互間のそれぞれの中心タップにおける差動入力
信号がそれぞれのコンパレータの反転入力及び非反転入
力に結合されて成るコンパレータ・セクションと、ディ
ジタル出力を供給するために、前記一連のコンパレータ
のストリングの出力に接続されたデコーダ・セクション
と、を含み、前記一対の直列接続された抵抗器ラダーの
うちの一方に接続された少なくとも１つの更なる正位相
電圧源及び前記一対の直列接続された抵抗器ラダーのう
ちの他方に接続された少なくとも１つの更なる負位相電
圧源を含み、前記少なくとも１つの更なる正位相電圧源
及び前記少なくとも１つの更なる負位相電圧源は共に所
定の第２直流電圧値を有することを特徴とする高速差動
アナログ・ディジタル・コンバータ。 （２）前記少なくとも１つの更なる正位相電圧源及び前
記少なくとも１つの更なる負位相電圧源は前記一対の直
列接続された抵抗器ラダーの中間に接続されることを特
徴とする上記（１）に記載の高速差動アナログ・ディジ
タル・コンバータ。 （３）前記所定の第２直流電圧値は前記所定の第１直流
電圧値の半分に等しいことを特徴とする上記（２）に記
載の高速差動アナログ・ディジタル・コンバータ。 （４）前記正位相電圧源及び前記負位相電圧源は交流電
流源によって駆動されるエミッタ・フォロワ・トランジ
スタを含むことを特徴とする上記（１）に記載の高速差
動アナログ・ディジタル・コンバータ。 （５）前記エミッタ・フォロワ・トランジスタをバイア
スするための直流電流源を含むことを特徴とする上記
（４）に記載の高速差動アナログ・ディジタル・コンバ
ータ。 （６）前記所定の第１直流電圧値及び前記所定の第２直
流電圧値を供給するために前記エミッタ・フォロワ・ト
ランジスタのうちの所定のものに接続された直流電流源
を含むことを特徴とする上記（４）に記載の高速差動ア
ナログ・ディジタル・コンバータ。 （７）前記正位相電圧源及び前記負位相電圧源は交流電
流源によって駆動されるエミッタ・フォロワ・トランジ
スタを含み、前記所定の第１直流電圧値は第１直流電流
源ＩＲＥＦによって供給され、前記所定の第２直流電圧
値は第２直流電流源ＩＲＥＦ／２によって供給されるこ
とを特徴とする上記（２）に記載の高速差動アナログ・
ディジタル・コンバータ。 （８）高速差動アナログ・ディジタル・コンバータのた
めのドライバ・セクションにして、一対の直列接続され
た抵抗器ラダーと、前記一対の直列接続された抵抗器ラ
ダーのうちの一方の最上部及び最下部に接続された一対
の正位相電圧源と、前記一対の直列接続された抵抗器ラ
ダーのうちの他方の最上部及び最下部に接続された一対
の負位相電圧源とを含み、上記正位相電圧源及び上記負
位相電圧源は所定の第１直流電圧値を含んで成るもの
と、前記一対の直列接続された抵抗器ラダーのうちの一
方に接続された少なくとも１つの更なる正位相電圧源及
び前記一対の直列接続された抵抗器ラダーのうちの他方
に接続された少なくとも１つの更なる負位相電圧源と、
を含み、前記少なくとも１つの更なる正位相電圧源及び
前記少なくとも１つの更なる負位相電圧源は共に所定の
第２直流電圧値を有することを特徴とするドライバ・セ
クション。 （９）前記少なくとも１つの更なる正位相電圧源及び前
記少なくとも１つの更なる負位相電圧源は前記一対の直
列接続された抵抗器ラダーの中間に接続されることを特
徴とする上記（８）に記載のドライバ・セクション。 （１０）前記所定の第２直流電圧値は前記所定の第１直
流電圧値の半分に等しいことを特徴とする上記（９）に
記載のドライバ・セクション。 （１１）前記正位相電圧源及び前記負位相電圧源は交流
電流源によって駆動されるエミッタ・フォロワ・トラン
ジスタを含むことを特徴とする上記（８）に記載のドラ
イバ・セクション。 （１２）前記所定の第１直流電圧値及び前記所定の第２
直流電圧値を供給するために前記エミッタ・フォロワ・
トランジスタのうちの所定のものに接続された直流電流
源を含むことを特徴とする上記（１１）に記載のドライ
バ・セクション。 （１３）データ・チャネルを含むダイレクト・アクセス
記憶装置にして、軸の回りに回転するように装着され、
データを記憶するための少なくとも１つのディスク表面
を有する少なくとも１つのディスクと、前記ディスク表
面を横切って移動するように装着され、前記ディスク表
面からデータを読み取り及び前記ディスク表面にデータ
を書き込むための変換手段と、前記変換手段に接続さ
れ、アナログ信号をディジタル・サンプル値に変換する
ためのアナログ・ディジタル・コンバータと、一対の直
列接続された抵抗器ラダーと、前記一対の直列接続され
た抵抗器ラダーのうちの一方の最上部及び最下部に接続
された一対の正位相電圧源と、前記一対の直列接続され
た抵抗器ラダーのうちの他方の最上部及び最下部に接続
された一対の負位相電圧源とを含み、上記正位相電圧源
及び上記負位相電圧源は所定の第１直流電圧値を含んで
成るものと、前記一対の直列接続された抵抗器ラダーの
うちの一方に接続された少なくとも１つの更なる正位相
電圧源及び前記一対の直列接続された抵抗器ラダーのう
ちの他方に接続された少なくとも１つの更なる負位相電
圧源と、を含み、前記少なくとも１つの更なる正位相電
圧源及び前記少なくとも１つの更なる負位相電圧源は共
に所定の第２直流電圧値を有することを特徴とするダイ
レクト・アクセス記憶装置。 （１４）前記少なくとも１つの更なる正位相電圧源及び
前記少なくとも１つの更なる負位相電圧源は前記一対の
直列接続された抵抗器ラダーの中間に接続されることを
特徴とする上記（１３）に記載のダイレクト・アクセス
記憶装置。 （１５）前記所定の第２直流電圧値は前記所定の第１直
流電圧値の半分に等しいことを特徴とする上記（１４）
に記載のダイレクト・アクセス記憶装置。 （１６）前記正位相電圧源及び前記負位相電圧源は交流
電流源によって駆動されるエミッタ・フォロワ・トラン
ジスタを含むことを特徴とする上記（１３）に記載のダ
イレクト・アクセス記憶装置。 （１７）前記所定の第１直流電圧値及び前記所定の第２
直流電圧値を供給するために前記エミッタ・フォロワ・
トランジスタのうちの所定のものに接続された直流電流
源を含むことを特徴とする上記（１６）に記載のダイレ
クト・アクセス記憶装置。
【００２４】
【発明の効果】本発明によって、実質的に不利な影響な
しに従来技術の欠点の多くを克服した、ダイレクト・ア
クセス記憶装置におけるデータ検出のための高速差動ア
ナログ・ディジタル・コンバータ（ＡＤＣ）が得られ
る。
しに従来技術の欠点の多くを克服した、ダイレクト・ア
クセス記憶装置におけるデータ検出のための高速差動ア
ナログ・ディジタル・コンバータ（ＡＤＣ）が得られ
る。
【図１】本発明を具体化したデータ記憶ディスク・ファ
イルの概略的なブロック図である。
イルの概略的なブロック図である。
【図２】本発明の高速差動アナログ・ディジタル・コン
バータを含む図１のデータ記憶ディスク・ファイルのデ
ータ・チャネルを示すブロック図である。
バータを含む図１のデータ記憶ディスク・ファイルのデ
ータ・チャネルを示すブロック図である。
【図３】通常の高速差動アナログ・ディジタル・コンバ
ータを示す概略図である。
ータを示す概略図である。
【図４】本発明による高速差動アナログ・ディジタル・
コンバータを概略的に表示する図である。
コンバータを概略的に表示する図である。
【図５】本発明による例示的な高速差動アナログ・ディ
ジタル・コンバータのドライバ回路を概略的に表示する
図である。
ジタル・コンバータのドライバ回路を概略的に表示する
図である。
【図６】図３の通常の高速差動アナログ・ディジタル・
コンバータに関する本発明の図４の高速差動アナログ・
ディジタル・コンバータの差動電圧ステップ・レスポン
スを示すグラフである。
コンバータに関する本発明の図４の高速差動アナログ・
ディジタル・コンバータの差動電圧ステップ・レスポン
スを示すグラフである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ティモシー・ヨゼフ・シュマーベック アメリカ合衆国ミネソタ州、カッソン、 ルーラル・ルート １、ボックス・137 −ビー (56)参考文献 特開 平４−43718（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (9)
- 【請求項１】複数の抵抗器が直列接続された第１の抵抗
器ラダーと、複数の抵抗器が直列接続された第２の抵抗
器ラダーと、前記第１の抵抗器ラダーに、第１直流電圧
値を有する正位相の入力信号を印加するために前記第１
の抵抗器ラダーの最上部及び最下部に接続された一対の
正位相電圧源と、前記第２の抵抗器ラダーに、前記第１
直流電圧値を有する負位相の入力信号を印加するために
前記第２の抵抗器ラダーの最上部及び最下部に接続され
た一対の負位相電圧源とを備えるドライバ・セクション
と、 複数のコンパレータを含むコンパレータ・セクションで
あって、前記コンパレータのそれぞれは非反転入力及び
反転入力を有し、それぞれのコンパレータの前記非反転
入力に、前記第１の抵抗器ラダーの所定の抵抗器の端子
が接続され、それぞれのコンパレータの前記反転入力
に、前記第２の抵抗器ラダーの所定の抵抗器の端子が接
続されている前記コンパレータ・セクションと、 ディジタル出力を供給するために、前記複数のコンパレ
ータの出力に接続されたデコーダ・セクションとを含
み、 前記第１の抵抗器ラダーの前記最上部及び前記最下部の
間の中間点に前記第１直流電圧値の半分の値の第２直流
電圧値を有する前記正位相の入力信号を印加する追加の
正位相電圧源が、前記第１の抵抗器ラダーの前記最上部
及び前記最下部の間の中間点に接続されており、 前記第２の抵抗器ラダーの前記最上部及び前記最下部の
間の中間点に前記第１直流電圧値の半分の値の前記第２
直流電圧値を有する前記負位相の入力信号を印加する追
加の負位相電圧源が、前記第２の抵抗器ラダーの前記最
上部及び前記最下部の間の中間点に接続されており、 前記正位相電圧源、前記負位相電圧源、前記追加の正位
相電圧原及び前記追加の負位相電圧源のそれぞれは、交
流電流源によって駆動されるベースを有するエミッタ・
フォロワ・トランジスタを含み、該エミッタ・フォロワ
・トランジスタのエミッタが、前記正位相電圧源、前記
負位相電圧源、前記追加の正位相電圧原及び前記追加の
負位相電圧源のそれぞれの出力であることを特徴とする
差動アナログ・ディジタル・コンバータ。 - 【請求項２】前記エミッタ・フォロワ・トランジスタを
バイアスするための直流電流源が前記エミッタ・フォロ
ワ・トランジスタのエミッタに接続されていることを特
徴とする請求項１に記載の差動アナログ・ディジタル・
コンバータ。 - 【請求項３】前記第１直流電圧値を供給する第１直流電
流源ＩＲＥＦが、前記正位相電圧源及び前記負位相電圧
源のそれぞれの前記エミッタ・フォロワ・トランジスタ
のベースに接続され、前記第２直流電圧値を供給する第
２直流電流源ＩＲＥＦ／２が、前記追加の正位相電圧源
及び前記追加の負位相電圧源のそれぞれの前記エミッタ
・フォロワ・トランジスタのベースに接続されているこ
とを特徴とする請求項１に記載の差動アナログ・ディジ
タル・コンバータ。 - 【請求項４】差動アナログ・ディジタル・コンバータの
ためのドライバ・セクションであって、 複数の抵抗器が直列接続された第１の抵抗器ラダーと、 複数の抵抗器が直列接続された第２の抵抗器ラダーと、 前記第１の抵抗器ラダーに、第１直流電圧値を有する正
位相の入力信号を印加するために前記第１の抵抗器ラダ
ーの最上部及び最下部に接続された一対の正位相電圧源
と、 前記第２の抵抗器ラダーに、前記第１直流電圧値を有す
る負位相の入力信号を印加するために前記第２の抵抗器
ラダーの最上部及び最下部に接続された一対の負位相電
圧源とを備え、 更に、前記第１の抵抗器ラダーの前記最上部及び前記最
下部の間の中間点に前記第１直流電圧値の半分の値の第
２直流電圧値を有する前記正位相の入力信号を印加する
追加の正位相電圧源が、前記第１の抵抗器ラダーの前記
最上部及び前記最下部の間の中間点に接続されており、 前記第２の抵抗器ラダーの前記最上部及び前記最下部の
間の中間点に前記第１直流電圧値の半分の値の前記第２
直流電圧値を有する前記負位相の入力信号を印加する追
加の負位相電圧源が、前記第２の抵抗器ラダーの前記最
上部及び前記最下部の間の中間点に接続されており、 前記正位相電圧源、前記負位相電圧源、前記追加の正位
相電圧原及び前記追加の負位相電圧源のそれぞれは、交
流電流源によって駆動されるベースを有するエミッタ・
フォロワ・トランジスタを含み、該エミッタ・フォロワ
・トランジスタのエミッタが、前記正位相電圧源、前記
負位相電圧源、前記追加の正位相電圧原及び前記追加の
負位相電圧源のそれぞれの出力であることを特徴とする
ドライバ・セクション。 - 【請求項５】前記エミッタ・フォロワ・トランジスタを
バイアスするための直流電流源が前記エミッタ・フォロ
ワ・トランジスタのエミッタに接続されていることを特
徴とする請求項４に記載のドライバ・セクション。 - 【請求項６】前記第１直流電圧値を供給する第１直流電
流源ＩＲＥＦが、前記正位相電圧源及び前記負位相電圧
源のそれぞれの前記エミッタ・フォロワ・トランジスタ
のベースに接続され、前記第２直流電圧値を供給する第
２直流電流源ＩＲＥＦ／２が、前記追加の正位相電圧源
及び前記追加の負位相電圧源のそれぞれの前記エミッタ
・フォロワ・トランジスタのベースに接続されているこ
とを特徴とする請求項４に記載のドライバ・セクショ
ン。 - 【請求項７】データ・チャネルを含むダイレクト・アク
セス記憶装置であって、 軸の回りに回転するように装着され、データを記憶する
ための少なくとも１つのディスク表面を有する少なくと
も１つのディスクと、 前記ディスク表面を横切って移動するように装着され、
前記ディスク表面からデータを読み取り及び前記ディス
ク表面にデータを書き込むための変換手段と、 該変換手段からの信号を入力とするフィルタと、 該フィルタの出力を入力として受け取り、アナログ信号
をディジタル・サンプル値に変換するための差動アナロ
グ・ディジタル・コンバータとを含み、 該差動アナログ・ディジタル・コンバータは、 複数の抵抗器が直列接続された第１の抵抗器ラダーと、
複数の抵抗器が直列接続された第２の抵抗器ラダーと、
前記第１の抵抗器ラダーに、第１直流電圧値を有する正
位相の入力信号を印加するために前記第１の抵抗器ラダ
ーの最上部及び最下部に接続された一対の正位相電圧源
と、前記第２の抵抗器ラダーに、前記第１直流電圧値を
有する負位相の入力信号を印加するために前記第２の抵
抗器ラダーの最上部及び最下部に接続された一対の負位
相電圧源とを備えるドライバ・セクションと、 複数のコンパレータを含むコンパレータ・セクションで
あって、前記コンパレータのそれぞれは非反転入力及び
反転入力を有し、それぞれのコンパレータの前記非反転
入力に、前記第１の抵抗器ラダーの所定の抵抗器の端子
が接続され、それぞれのコンパレータの前記反転入力
に、前記第２の抵抗器ラダーの所定の抵抗器の端子が接
続されている前記コンパレータ・セクションと、 ディジタル出力を供給するために、前記複数のコンパレ
ータの出力に接続されたデコーダ・セクションとを含
み、 前記第１の抵抗器ラダーの前記最上部及び前記最下部の
間の中間点に前記第１直流電圧値の半分の値の第２直流
電圧値を有する前記正位相の入力信号を印加する追加の
正位相電圧源が、前記第１の抵抗器ラダーの前記最上部
及び前記最下部の間の中間点に接続されており、 前記第２の抵抗器ラダーの前記最上部及び前記最下部の
間の中間点に前記第１直流電圧値の半分の値の前記第２
直流電圧値を有する前記負位相の入力信号を印加する追
加の負位相電圧源が、前記第２の抵抗器ラダーの前記最
上部及び前記最下部の間の中間点に接続されており、 前記正位相電圧源、前記負位相電圧源、前記追加の正位
相電圧原及び前記追加の負位相電圧源のそれぞれは、交
流電流源によって駆動されるベースを有するエミッタ・
フォロワ・トランジスタを含み、該エミッタ・フォロワ
・トランジスタのエミッタが、前記正位相電圧源、前記
負位相電圧源、前記追加の正位相電圧原及び前記追加の
負位相電圧源のそれぞれの出力であることを特徴とする
ダイレクト・アクセス記憶装置。 - 【請求項８】前記エミッタ・フォロワ・トランジスタを
バイアスするための直流電流源が前記エミッタ・フォロ
ワ・トランジスタのエミッタに接続されていることを特
徴とする請求項７に記載のダイレクト・アクセス記憶装
置。 - 【請求項９】前記第１直流電圧値を供給する第１直流電
流源ＩＲＥＦが、前記正位相電圧源及び前記負位相電圧
源のそれぞれの前記エミッタ・フォロワ・トランジスタ
のベースに接続され、前記第２直流電圧値を供給する第
２直流電流源ＩＲＥＦ／２が、前記追加の正位相電圧源
及び前記追加の負位相電圧源のそれぞれの前記エミッタ
・フォロワ・トランジスタのベースに接続されているこ
とを特徴とする請求項７に記載のダイレクト・アクセス
記憶装置。
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