KR100520806B1 - 기준신호를갖는디지털아날로그변환기 - Google Patents
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Abstract
디지털 아날로그 변환기는 기준신호(V/2)로서 사용되는 미리 정해진 듀티 사이클의 펄스폭 변조신호를 제공하여 디지털 아날로그회로의 나머지 동작에서의 변화를 보상하는 출력을 포함한다. 디지털 아날로그 변환기는 복수의 출력단(46)을 갖는다. 각 출력단(46)은 입력 디지털 신호값 내의 지수비트에 응답하는 코드 디코더(50)의 제어하에 동작하는 멀티플렉서(52)에 의해 선택되는 온신호, 오프신호 또는 펄스폭 변조신호(PWM)를 출력하는 3상태 버퍼(54)를 포함한다. 펄스폭 변조신호가 선택되면, 그것의 듀티사이클은 입력 디지털 신호값 내의 가수비트에 응답하는 펄스폭 변조디코더(48)에 의해 제어된다.
Description
본 발명은 디지털 아날로그 변환기 및 그 변환방법에 관한 것이다.
공지된 디지털 아날로그 변환기는 저항사다리회로(resister ladder)로 구현된 시스템을 포함하고, 여기에 저항사다리회로의 소자들은 입력 디지털 신호값에 응답하여 적절한 크기의 출력 아날로그 신호 전체를 발생할 수 있도록 선택적으로 통전되어진다. 디지털 아날로그 변환을 수행하기 위한 또 다른 기술로서 펄스폭 변조(PWM)의 활용이 알려져 있다. 이들 PWM기술을 활용하여, 디지털 입력신호값에 따라 듀티사이클(duty cycle)이 조절되는 펄스폭 변조신호를 발생시킨다. 그 후, 이 펄스폭 변조신호는 로우패스 필터링되어 펄스폭 변조신호의 듀티사이클에 따라 값이 결정되는 아날로그 신호를 생성한다.
EP-A-0,132,622에는 변환회로와, 기준신호원과, 상기 변환회로의 출력신호 및 상기 기준신호에 응답하여 출력 아날로그신호를 발생하는 정정회로를 구비한 디지털 아날로그 변환기가 개시되어 있다.
디지털부 및 아날로그부 양쪽 모두를 포함하는 회로의 범위내에서는, 가능한 한 많은 회로가 디지털부로 구현되는 것이 바람직하다. 이 디지털부는 비교적 저렴하고, 콤팩트하며, 전력이 효율적일 뿐만 아니라 아날로그부의 허용 오차 문제에 비교적 영향을 받지 않는 집적회로로 구현될 수 있다.
디지털 아날로그 변환기에는 어떤 단에서 디지털회로가 아날로그회로로 변환되어야 한다. 이 인터페이스에서는 가능한 한 소수의 신호선을 사용하여 회로의 아날로그부와 디지털부를 접속하는 것이 바람직하다는 보다 큰 제약이 따른다. 이에 대한 이유는 디지털 회로부가 전형적으로 매우 작은 크기 및 제한된 입력/출력 접속 카운트를 갖는 집적회로로 구현되기 때문이다. 이와 같이, 회로의 디지털부와 아날로그부사이에 필요한 접속수효가 많으면 많을수록, 디지털회로에서 요구할 수도 있는 다른 기능들을 실행할 수 있는 이용 접속수효는 적어지게 된다.
본 발명은 사용할 디지털회로가 차지하는 비율을 증가시킬 수 있고, 회로의 디지털부와 아날로그부사이에 적은 접속수효를 요구하는 개량된 디지털 아날로그 변환기를 제공할 때의 문제점을 해결한다.
본 발명의 일 관점에 따르면, 입력 디지털 신호값을 출력 아날로그 신호로 변환하는 디지털 아날로그 변환기는, 입력 디지털 신호값에 응답하여 정정되지 않은 아날로그 신호를 발생하는 변환회로; 기준신호를 발생하는 기준신호회로; 및 상기 정정되지 않은 아날로그 신호와 기준 전압에 응답하여 상기 출력 아날로그 신호를 발생하는 정정회로를 구비한 입력 디지털 신호값을 출력 아날로그 신호(Vout)로 변환하는 디지털 아날로그 변환기에 있어서,
상기 기준신호회로는 미리 정해진 듀티 사이클의 기준신호를 발생하기에 적합하도록 구성되며,
상기 변환회로 및 상기 기준신호회로는 공유되는 집적회로의 공급전압 및 환경조건의 변화가 상기 정정되지 않은 아날로그 신호 및 상기 기준신호에서 대등한 변화를 발생시키도록 단일 집적회로 내에 형성되며,
상기 디지털 아날로그 변환기는 상기 기준신호로부터 상기 기준전압을 발생하는 기준신호 로우패스 필터를 더 구비한 것을 특징으로 한다.
이와 같이, 공급 및 패드전압의 변화에 있어 정정되지 않은 아날로그신호에서 변화를 일으킬 수 있는 제조상의 차이(약한 출력패드 드라이버 등), 동작온도 등과 같은 것들이 보다 정확한 디지털 아날로그 변환을 가져오기 위해 보상될 수도 있다.
바람직한 실시예에 있어서, 상기 변환회로는, 상기 입력 디지털 신호값에 각각 응답하여 신호진폭을 갖는 온신호, 상기 신호진폭을 갖는 펄스폭 변조신호 및 오프신호 중 하나인 구성성분의 신호를 발생하고, 서로 다른 출력단에서 상기 온신호 및 상기 펄스폭 변조신호는 서로 다른 신호진폭을 갖고서 합산신호를 발생시키기 위해 공통 합산노드에 병렬로 결합하는 복수의 출력단을 구비하고,
상기 공통 합산노드에서 나온 임의의 펄스폭 변조신호 구성성분인 상기 합산신호를 로우패스 필터링하여 상기 출력 아날로그 신호를 발생하는 로우패스 필터를 구비한다.
서로 다른 신호진폭을 갖는 복수의 출력단을 이용하므로, 각 단은 온/오프 방법 또는 펄스폭 변조방법으로 동작할 수 있다. 이것은 과도한 수효의 출력단들을 필요로 하지 않으면서 충분히 미세한 분해능을 제공하는 펄스폭 변조에 의해 매우 넓은 다이내믹 범위에 제공한다. 이 로우패스 필터는 주로 디지털회로로 구현된 디지털아날로그 변환기에서 요구조건을 만족시키기 위해 아날로그를 필요로 하는 유일한 부분이다.
출력 아날로그 신호의 사용설계범위를 원활하고 효율적으로 메꿀 수 있는 넓은 다이내믹 범위를 제공하기 위해, 서로 다른 출력단에서 상기 온신호 및 상기 펄스폭 변조신호가 대수적으로 연관된 진폭을 갖는 것이 바람직하다는 것을 알게 되었다.
디지털회로에서, 이러한 대수적인 관계는 상기 신호진폭이 서로 다른 출력값 사이에서 2의 계수에 의해서만 증가할 때 그 실행이 간소화된다.
이것에 대해 입력 디지털 신호값과 디지털 아날로그 변환기의 응답사이의 관계는 다양한 형태를 취할 수도 있다. 그러나, 본 발명의 유익하게 간소화된 실시예는 상기 입력 디지털 신호값 중 1개 또는 그 이상의 코드(chord) 비트들이 상기 출력단 중에서 어느 것이 상기 온신호를 발생하고, 상기 출력단들 중에서 어느 것이 상기 펄스폭 변조신호를 발생하며, 또 상기 출력단들 중에서 어느 것이 상기 오프신호를 발생하는 가를 제어하는 것이다.
1개 이상의 출력단에서 동시에 펄스폭 변조 구성성분 신호를 생성할 수 있을 것이다. 그러나, 입력 디지털 신호값을 나타낼 수 있는 이 비트간격(또는 타임 슬롯, 1비트는 1개의 타임 슬롯을 나타낸다)자체에 많은 여유공간이 있다. 아날로그 신호를 디지털적으로 샘플링하여 표시한 것을 저장하는 데 필요한 데이터 용량은 매우 크기 때문에, 주어진 임의의 입력 디지털 신호값 내의 비트 간격이 최대한 효과적으로 사용되어야 한다. 본 발명의 실시예에 있어, 주어진 입력 디지털 신호값을 위해 상기 출력단들 중 오직 한 개만 펄스폭 변조신호를 발생하는 펄스폭 변조 출력단이고, 상기 펄스폭 변조 출력단보다 낮은 신호진폭을 갖는 임의의 출력단은 온신호를 발생하고, 상기 펄스폭 변조 출력단보다 높은 신호진폭을 갖는 임의의 출력단은 오프신호를 발생한다.
펄스폭 변조신호의 듀티 사이클을 규정하는데 필요한 비트간격은 어느 출력단이 온신호 또는 오프신호를 생성하는 가를 규정하는데 필요한 비트간격과 비교할 때 비교적 꽤 큰편이다. 따라서, 오직 1개의 출력단만 임의의 주어진 시간에 펄스폭 변조신호를 생성하는 것이 바람직하다. 또한, 아날로그 신호진폭내에서 요구되는 다이내믹 범위를 획득하려면 보다 낮은 순위의 출력단은 바이어스를 제공하기 위해 온될 필요가 있고, 이 바이어스상에서 펄스폭 변조신호는 부가적인 미세조절을 제공하여 단조성을 향상하고 있다.
상기에 따르면, 상기 입력 디지털 신호값에서 복수의 제어 필드 비트들이 상기 펄스폭 변조신호의 듀티 사이클을 선택하는 것이 바람직하다.
디지털 아날로그 변환기는 아날로그 신호의 양쪽 극성을 생성할 수 있어야 하기 때문에, 상기 입력 디지털 신호값에서 부호 비트가 상기 출력 아날로그 신호의 극성을 선택하는 것이 바람직하다.
로우패스 필터는 다양한 방법으로 구현될 수도 있다. 이때 일어날 수 있는 문제점의 하나는 로우패스 필터를 구동할 때 출력 아날로그 신호에서 절대값의 변화를 가져올 수 있는 디지털회로의 제조 허용오차 및 열 드리프트의 효과이다. 이 문제점을 해결하는 본 발명의 바람직한 실시예에 의하면, 상기 로우패스 필터는 차동 증폭기를 포함하고, 상기 차동 증폭기에 대한 기준 입력은 미리 정해진 듀티 사이클을 갖는 기준 신호로부터 도출된 기준전압이다.
미리 정해진 듀티 사이클을 갖는 기준 신호로부터 얻어지는 기준전압에 의해 정정된 차동 증폭기를 함께 사용하는 것은, 출력단들에서 생성된 구성성분 신호들의 변동이 서로 상쇄될 수 있도록 기준신호에서 상응하는 변화가 동시에 일어난다는 것이다.
서로 다른 출력단의 신호진폭을 조절하기 위한 간단하고, 효율적이며, 저렴한 방법은 각 출력단이 저항소자를 포함하여 상기 출력단에 대한 상기 신호진폭을 조절하는 것이다.
서로 다른 단의 신호진폭 사이의 변화는 상기 저항소자가 공통 저항값을 갖고 공통 제조배치(manufacturing batch)로부터 나온 1개 또는 그 이상의 저항들로 구성될 때 보다 정확하게 조절될 수 있다.
본 발명은 다양한 구현에 있어서 높은 분해능, 높은 다이내믹 범위 및 콤팩트한 잇점을 제공하지만, 특히 본 발명은 상기 저항소자 및 상기 로우패스 필터를 제외하고, 상기 디지털 아날로그 변환기가 디지털 집적회로를 구비한 실시예에서 특별히 강한 잇점을 제공한다.
공통 합산노드에 여러 종류의 구성성분 신호를 효율적으로 구동하기 위해서, 각 출력단은 상기 구성성분 신호를 발생하기 위해 3상태 버퍼를 포함하는 것이 바람직하다.
선택된 펄스폭 변조패턴은 다양한 형태를 취할 수 있다. 일반적으로, 신호의 상태천이는 전력을 소비한다. 전력 소비를 줄이는 것은 휴대용 장치를 장시간 작동시킬 수 있고, 열강화를 줄일 수 있기 때문에, 소망의 목표로서 간주된다. 그러나, 아날로그 출력신호의 충실도 및 로우패스 필터의 효율성을 향상시키기 위해, 상기 펄스폭 변조신호는 상기 펄스폭 변조신호에서 필요한 듀티 사이클 및 오버샘플링 주파수에 대해 가장 낮은 저주파수 푸리에 구성성분 내용을 갖는 것이 좋다.
본 발명의 디지털 아날로그 변환기는 다양한 물리적인 실체를 표현할 수 있는 입력 디지털 신호값을 사용한다. 그러나, 본 발명은 상기 입력 디지털 신호값이 디지털 오디오샘플이고, 상기 출력 아날로그신호가 오디오 트랜스듀서를 구동할 때 특별히 유용하다.
또, 본 발명의 다른 관점에 따르면, 입력 디지털 신호값을 출력 아날로그 신호로 변환하는 디지털 아날로그 변환방법을 제공하고, 상기 디지털 아날로그 변환방법은,
입력 디지털 신호값을 출력 아날로그 신호로 변환하는 디지털 아날로그 변환방법에 있어서,
상기 입력 디지털 신호값에 응답하여 변환회로에서 정정되지 않은 아날로그 신호를 발생하는 단계와,
기준신호회로에 의해 미리 정해진 듀티 사이클의 기준신호를 발생하는 단계로서, 변환회로 및 기준신호회로가 단일한 기판위에 형성되어 공유하는 집적회로의 공급전압 및 환경의 변화가 상기 정정되지 않은 아날로그 신호 및 상기 기준신호에 대하여 상응하는 변화를 발생시키는 미리 정해진 듀티 사이클의 기준신호를 발생하는 단계와,
상기 기준신호를 로우패스 필터링하여 기준전압을 발생하는 단계와,
상기 정정되지 않은 아날로그회로 및 상기 기준전압에 응답하여 정정회로에 의해 상기 출력 아날로그신호를 발생하는 단계를 구비한다.
다음에, 본 발명의 실시예에 관해서는 첨부된 도면을 참조하면서 단지 예시적으로만 설명할 것이다.
도 1은 입력 디지털 신호값의 일 실시예의 포맷을 나타내고,
도 2는 도 1의 입력 디지털 신호값을 디지털에서 아날로그로 변환하는 출력단을 나타내며,
도 3은 도 2에 나타낸 바와 같이 출력단자들과 로우패스 필터를 조합한 1세트를 나타내고,
도 4는 도 1, 도 2 및 도 3의 시스템의 디지털 아날로그 특성을 나타내며,
도 5는 도 1, 도 2 및 도 3의 시스템에 대하여 서로 다른 코드 선택비트와 관련된 코드 스티어링을 나타내고,
도 6은 도 1, 도 2 및 도 3의 시스템에 대한 입력 디지털 신호값과 출력 아날로그 신호와의 매핑을 나타내며,
도 7은 입력 디지털 신호값의 다른 실시예의 포맷을 나타내고,
도 8은 도 7의 입력 디지털 신호값을 디지털에서 아날로그로 변환하는 출력단을 나타내며,
도 9는 도 8에 나타낸 바와 같이 출력단들과 로우패스 필터와 조합한 1세트를 나타내고,
도 10은 도 7, 도 8 및 도 9의 시스템의 디지털 아날로그 특성을 나타내며,
도 11은 도 7, 도 8 및 도 9의 시스템에 대하여 서로 다른 코드 선택비트와 관련된 코드 스티어링을 나타내고,
도 12는 도 7, 도 8 및 도 9의 시스템에 대하여 입력 디지털 신호값과 출력 아날로그 신호와의 매핑을 나타내며,
도 13은 도 7의 입력 디지털 신호값의 서로 다른 가수값(mantissa)에 대한 펄스폭 변조 인코딩을 나타내고,
도 14는 미리 정해진 듀티 사이클의 기준신호, 기준전압 및 공급/레일 전압 사이의 관계를 나타내며,
도 15는 정정되지 않은 아날로그 신호와 기준전압에서의 매칭 변화를 나타내고,
도 16은 스테레오 오디오 신호가 2개의 2단 디지털 아날로그 변환기에 의해 생성된 후에 로우패스 필터링되어 증폭되는 다른 실시예를 나타낸다.
도 1은 입력 디지털 신호값(2)을 나타낸다. 이 입력 디지털 신호값(2)은 한개의 부호 비트(4), 2개의 코드 선택(지수)비트(6) 및 5개의 제어 필드(가수)비트(8)로 구성된다. 이 부호비트(4)는 디지털 아날로그 변환기에 의해 생성된 출력 아날로그 신호의 극성을 제어한다. 코드 선택 비트(6)는 디지털 아날로그 변환기의 출력단 중에서 어느 것이 온신호. 오프신호 또는 펄스폭 변조신호를 생성하는가를 제어한다. 이것은 출력 아날로그 신호가 배열된 도 4에 나타낸 특성에 대하여 특정한 코드를 선택하는 것에 해당한다. 제어 필드 비트(8)는 디지털 아날로그 변환기의 출력단 중 하나에서 생성되는 펄스폭 변조신호의 듀티 사이클을 제어한다. 이것은 코드 선택 비트(6)에 의해 선택된 도 4의 코드에 따라 위치를 규정하는 것에 해당한다. 제어 필드비트(8) 중에서 5개의 비트에 의해 32개의 서로 다른 듀티 사이클이 규정할 수 있도록 한다.
도 2는 디지털 아날로그 변환기의 출력단(10)을 나타낸다. 5비트 펄스폭 변조 디코더(12)(사실상 모든 출력단 사이에 공용됨)는 제어필드비트(8)를 32개의 가능한 듀티 사이클 중에서 한 개를 갖는 펄스폭 변조신호 PWM으로 변환한다. 제어 필드 비트 00000은 16/32의 듀티 사이클을 생성하고, 제어 필드 비트 01111은 31/32의 듀티사이클을 생성하는 데, 그 사이에 17/32~30/32의 듀티 사이클을 생성하는 00001과 01110 사이의 제어필드 비트를 가지고 있다. 제어 필드 비트 10000은 0/32의 듀티 사이클을 생성하고, 제어 필드비트 11111은 15/32의 듀티사이클을 생성하는데, 그 사이에 1/32~14/32의 듀티사이클을 생성하는 10000과 11111 사이에 제어필드 비트를 가지고 있다.
코드 디코더(14)는 코드 선택 비트(6)에 응답하여 멀티플렉서(16)에 공급되는 코드 스티어링(chord-steering) 출력을 생성한다. 코드 선택 비트(6)의 내용에 의존하여, 코드 디코더(14)는 코드 스티어링 비트로 멀티플렉서(16)를 제어하여 멀티플렉서(16)의 출력으로 온신호(18), 오프신호(20) 및 펄스폭 변조신호 중 1개를 선택할 수 있도록 한다. 코드 선택 비트(6)에서 코드 스티어링 신호로의 매핑은 출력단에 따라 다음처럼 서로 달라진다. 임의로 주어진 코드 선택 비트에 대하여, 멀티플렉서들 중 1개는 펄스폭 변조신호를 선택할 것이고, 보다 높은 순위의 멀티플렉서는 온신호(18)를 선택할 것이며, 보다 낮은 순위의 멀티플렉서는 오프신호(20)를 선택할 것이다.
부호비트(4)는 3상태 버퍼(22)에 입력을 제공한다. 이 3상태 버퍼(22)는 멀티플렉서(16)의 출력에 의해 게이트되고, 그 출력을 집적회로의 출력패드(24)에 공급한다. 도 2에서 출력패드(24)의 좌측에 있는 소자들은 모두 집적회로의 부분이다. 출력패드(24)에서 나온 신호는 출력단의 순서에 따라 특정한 값을 갖는 저항소자(26)에 전달된다. 저항소자(26)는 공통의 제조배치로부터의 공통의 값을 갖는 저항들로 구성된 회로망으로 형성된다. 이와 같이, 서로 다른 출력단(10)에 있어서 저항소자(26)들 간의 저항값 사이에 정확한 대수적 관계가 이루어질 수 있다.
도 3은 4개의 출력단(10)을 갖는 디지털 아날로그 변환기를 나타낸다. 이들 출력단(10)은 각 저항소자(26)를 통해서 공통 합산노드(28)에 접속된다. 이 공통 합산노드(28)는 그 출력을 피드백 회로망(34)을 갖는 차동 증폭기(32)를 구비하는 로우패스 필터(30)에 전달한다. 기준전압(V/2)은 차동 증폭기(32)의 비반전 입력에 공급되고, 각 출력단(10)으로부터의 구성요소 신호의 합은 공통 합산노드로부터 차동 증폭기(32)의 반전입력에 공급된다. 피드백 회로망(34)은 펄스폭 변조신호의 가장 낮은 푸리에 구성성분보다 실질적으로 낮은 차단 주파수를 갖는 로우패스 필터링 특성을 나타낼 수 있도록 표준실행에 따라 선택된 구성성분 값을 갖는다.
기준전압(V/2)은 50%의 듀티 사이클을 갖는 기준신호(RS)를 생성하는 기준신호회로(27)로부터 도출되어 집적회로(3상태 출력버퍼의 제조공차가 수정될 수 있도록 출력단에 동일한 3상태 출력버퍼를 갖는다)의 또 다른 출력패드를 통해서 기준 신호 로우패스 필터(36)를 통과함으로서 만들어진다. 이와 같이, 레일전압의 변화 등으로 인해 집적회로에서 생성된 신호들의 절대값의 변화는, 차동 증폭기(32)에서 기준점으로 사용되는 기준전압(V/2)도 동일한 변화가 나타나기 때문에 보상된다.
도 4는 도 3의 회로의 디지털 아날로그 특성을 나타낸다. 여기서, 아날로그 신호는 -480I~+480I의 범위에 걸쳐서 변하고, 여기서 I는 아날로그신호에서 최소의 증가를 나타내는 미리 정해진 전류이다(이 경우에, 대략 V/(8*R)로써 주어지면,여기서 V는 3상태 버퍼(22)가 온될 때 출력패드(24)를 구동하는 전압이다). 960I의 이 다이내믹 범위는 10비트를 선형적으로 인코딩할 것이다. 그러나, 도 1과 관련하여 설명한 신호의 대수적 표현은 8비트를 갖는 다이내믹 범위를 달성한다. 입력 디지털 신호값 00~1f(핵사값)는 제 1 코드(38)내에 있고, 각 간격이 I인 32개의 가능한 출력 아날로그 신호 레벨을 제공한다. 제 2 코드(40)도 32개의 가능한 출력 아날로그 신호레벨을 제공하지만, 이 시간간격은 2*1이다. 제 3 코드(42)와 제 4 코드(44)가 시간간격이 4*I 및 8*I인 각각의 아날로그 신호레벨을 가지고 동일하게 이어진다. 입력 디지털 신호값의 최상위 비트는“ 1”로서, 음의 출력 아날로그 신호를 나타내고, 대응하는 음의 코드(38‘, 40’, 42‘ 및 44’)가 사용된다.
아날로그 신호의 다이내믹 범위는 크지만, 보다 높은 레벨의 분해능은 종래의 선형 인코딩보다는 낮다. 그러나, 오디오 신호와 같은 많은 실생활 응용에서, 이것은, 대수적인 특성이 사람의 청취 반응과 잘 어울러져서, 오디오 샘플에 대해서 이용할 수 있는 비트간격을 가장 잘 활용하기 때문에, 중요하지 않다.
도 5는 코드 선택 비트 또는 지수 비트(EXP) 및 서로 다른 출력단(10)내의 각 멀티플렉서에 공급된 코드 스티어링 신호 사이의 관계를 나타낸다. 가장 낮은 순위의 출력단은 가장 큰 크기의 저항소자(이 경우에 8*R)를 갖는 단이고, 그것의 선택된 출력은 EN[0]으로 표시된다. 가장 낮은 코드(38, 38‘)가 선택될 때, 가장 낮은 순위의 출력단만 펄스폭 변조 구성성분을 생성하고 보다 높은 순위의 출력단은 모두 오프된다. 지수가 증가함에 따라, 펄스폭 변조신호를 생성하는 출력단은 그 순위가 올라가고, 보다 낮은 출력단은 영속적으로 온되고, 보다 높은 출력단은 오프된다. 가장 높은 순위의 코드(44, 44’)가 지수값 11에 의해 선택될 때, 가장 높은 순위의 출력단(저항소자 R에 대응)은 펄스폭 변조신호를 생성하고, 보다 낮은 순위의 출력단은 모두 온신호를 생성한다.
도 6은 구성성분 신호 Iout[n]과 로우패스 필터링된 합계신호 Itot에 대한 입력 디지털 신호값의 부호, 지수, 가수 비트 사이의 관계를 나타낸다. 펄스폭 변조신호를 생성하고 있는 이들 출력단에 대하여, 도 6에 주어진 값은 그 단에 대한상대적인 신호진폭과 곱셈된 주어진 가수에 대한 듀티 사이클이다.
도 7 내지 도 13은 본 발명의 제 2 실시예를 나타낸다. 이 실시예는 상술한 제 1 실시예와 동일한 원리로 동작하지만, 이 경우에는 3비트 지수(코드 선택 비트) 및 4비트 가수(제어 필드 비트)를 사용한다. 이것에 대해서는 도 7에 도시되어 있다.
도 8은 이 경우에 4비트 펄스폭 변조디코더(48) 및 3개의 지수비트에 응답하는 코드 디코더(50)를 포함하는 출력단(46)을 나타낸다. 멀티플렉서(52) 및 3상태 버퍼(54)는 이전에 설명한 것과 동일한 방법으로 동작한다.
도 9는 도 8에 나타낸 8개의 출력단(46)으로 구성된 디지털 아날로그 변환기를 나타낸다. 이 경우에, 저항소자는 R과 128*R 사이의 저항값의 범위내에 있다. 모든 출력단(46)으로부터의 출력 구성성분 신호 전류는 로우패스 필터링되기 전에 공통 합산노드(56)에 전달된다. 기준신호회로(47)는 50%의 듀티 사이클 기준신호를 생성하며, 이는 기준신호 로우패스 필터(49)에 의해 로우패스 필터링된다.
도 10은 도 9의 디지털 아날로그 변환기의 특성을 나타낸다. 이 특성은 서로 다른 지수값에 의해 각각 선택되는 8개의 코드로 구성된다. 각 코드 내의 가장 높은 값은 16I, 48I, 112I, 240I, 496I, 1008I, 2032I 및 4080I이다. 이 특성에서 전체 다이내믹 범위는 8160I이다. 이 다이내믹 범위는 선형으로 표현하기 위해 통상 13비트를 요구할 것이다. 이 대수적 표현에 있어서, 이것은 최종의 코드 내에서 128I까지 증가하는 스텝 사이즈로 인해 단지 8비트 내에 포함된다. 각 코드는 균등한 간격으로 16개의 가능한 레벨을 갖는다.
도 11은 지수값과 코드 디코더(50)의 코드 스티어링 출력 사이의 관계를 나타낸다. 이 관계의 패턴은 이전 실시예의 도 5에 나타낸 것과 같다. 지수가 증가함에 따라, 펄스폭 변조신호를 생성하고 있는 출력단이 증가하여 보다 낮은 단이 온되고, 보다 높은 단이 오프상태로 된다.
도 12는 제 2 실시예에서의 구성소자와 전체 신호에 대한 부호, 지수 및 가수 사이의 관계를 나타낸다. 제 1 실시예와 비교하여, 보다 넓은 다이내믹 범위는 보다 큰 스텝 사이즈로 인해 획득된다. 오디오 신호의 디지털 아날로그 변환에 있어서 이것이 가치 있는 교환이라는 것을 알게 되었다.
도 13은 도 8의 4비트 펄스폭 변조 디코더(48)에 의해 출력된 펄스폭 변조신호와 가수값과의 관계를 나타낸다. 1000의 가수값은 모두 16개의 타임 슬롯(오버샘플링 주파수 *16)을 통해서 오프상태에서 존재하는 펄스폭 변조신호로 표시된 0/16의 듀티 사이클을 생성한다. 0000의 가수값(제어 필드 비트)은 펄스폭 변조신호가 샘플링된 타임 슬롯 각 16개 사이에서 오프와 온을 교대시키는 8/16(50%)의 듀티 사이클을 얻을 수 있다. 8개의 연속적인 온 타임 슬롯 전에 오는 8개의 연속적인 오프 타임 슬롯을 갖기 때문에 50%의 듀티 사이클을 얻을 수 있을 것이다. 그러나, 이러한 디코딩은 로우패스 필터가 제거하기 더 어려운 보다 큰 저주파수 푸리에 구성성분 내용을 가질 것이다. 따라서, 도출된 아날로그 신호의 충실도를 향상시키기 위해, 가장 높은 주파수 패턴이 사용된다.
도 8의 실시예에 있어서, 입력 디지털 신호값은 출력되기 전에 디지털 신호처리에서 어느 정도 영향을 받는다. 이 디지털 신호처리는 디지털 아날로그 변환기에서 도입된 위상 시프트에 의한 주파수 변동 등의 요인을 보상할 수 있다. 펄스폭 변조신호에 대해서 100%의 듀티 사이클이 요구되며, 이것은 디지털 신호 처리의 전처리회로에 샘플 데이터를 공급함으로써 획득되고, 이때 전처리회로는 4비트 펄스폭 변조 디코더(48)에 과범위의 신호가 공급되는 과범위 상태로 이것들을 밀어 넣는다. 이것은 도 13의 하부라인에 나타나 있다.
도 14는 0과 공급전압 Vrail 사이에서 변하는 레벨과 50%의 듀티 사이클을 갖는 구형파로 구성된 기준신호를 나타낸다. 이 기준신호의 평균(로우패스 필터된)값은 레일전압의 1/2이고, 기준전압으로서 회로 내의 어떤 다른 곳에 공급된다.
도 15는 a/b가 실질적으로 c/d와 같도록 정정안된 아날로그 신호(공통 노드 신호)의 하강으로 인해 생긴 변화가 기준전압의 변화와 어떻게 매치되는 가를 나타낸다. 이와 같이, 전압 드리프트, 오프셋 및 회로 내의 공차에 의한 일부 다른 문제들은 기준 입력 레벨로서 기준전압이 공급되는 차동 증폭기에 의해 정정될 수도 있다.
도 16은 관련된 로우패스 필터와 그것과 관련된 증폭기를 각각 갖는 2개의 2단 오디오 채널(AOL, AOR)을 구비한 또 다른 실시예를 나타낸다. 기준전압(Vref)은 로우패스 필터의 출력(Aref)에 의해 제공된다. 이 기준전압(Vref)은 양쪽 채널의 필터 및 증폭회로에 공급되어 집적회로에 의해 생성되는 신호(AOL, AOR 및 Aref)의 변화를 보상한다.
Claims (16)
- 입력 디지털 신호값에 응답하여(12, 14, 16, 22, 26) 정정되지 않은 아날로그 신호를 발생하는 변환회로; 기준신호를 발생하는 기준신호회로(27); 및 상기 정정되지 않은 아날로그 신호와 기준 전압에 응답하여 상기 출력 아날로그 신호를 발생하는 정정회로(32, 34)를 구비한 입력 디지털 신호값(2)을 출력 아날로그 신호(Vout)로 변환하는 디지털 아날로그 변환기에 있어서,상기 기준신호회로는 미리 정해진 듀티 사이클의 기준신호를 발생하기에 적합하도록 구성되며,상기 변환회로 및 상기 기준신호회로는 공유되는 집적회로의 공급전압 및 환경조건의 변화가 상기 정정되지 않은 아날로그 신호 및 상기 기준신호에서 대등한 변화를 발생시키도록 단일 집적회로 내에 형성되며,상기 디지털 아날로그 변환기는 상기 기준신호로부터 상기 기준전압을 발생하는 기준신호 로우패스 필터(36)를 더 구비한 것을 특징으로 하는 디지털 아날로그 변환기.
- 제 1 항에 있어서,상기 정정회로는 차동 증폭기(32)를 포함하고, 상기 차동 증폭기에 대한 기준입력은 상기 기준전압인 것을 특징으로 하는 디지털 아날로그 변환기
- 제 1 항 또는 제 2 항에 있어서,상기 변환회로는 상기 입력 디지털 신호값(2)에 각각 응답하여, 신호진폭을 갖는 온신호(1), 상기 신호진폭을 갖는 펄스폭 변조신호(PWM) 및 오프신호(0) 중 1 개의 구성성분신호를 발생하고, 서로 다른 출력단에서 상기 온신호 및 상기 펄스폭 변조신호는 서로 다른 출력진폭을 갖는 합산신호를 발생할 수 있도록 공통 합산노드(28)에 병렬로 접속되는 복수의 출력단(10)을 구비하고,상기 정정회로(32, 34)는 상기 공통 합산노드에서 상기 합산신호인 임의의 펄스폭 변조 구성성분을 로우패스 필터링하여 상기 출력 아날로그 신호를 발생하는 로우패스 필터를 구비한 것을 특징으로 하는 디지털 아날로그 변환기.
- 제 3 항에 있어서,서로 다른 출력단에 대한 상기 온신호 및 상기 펄스폭 변조신호는 대수적으로 연관된 진폭을 갖는 것을 특징으로 하는 디지털 아날로그 변환기.
- 제 4 항에 있어서,상기 신호진폭은 출력단사이에서 2의 계수에 의해 증가하는 것을 특징으로 하는 디지털 아날로그 변환기.
- 제 3 항에 있어서,상기 입력 디지털 신호값의 1개 또는 그 이상의 코드비트(6)는 상기 출력단들 중에서 어느 것이 상기 온신호를 발생하고, 상기 출력단 중에서 어느 것이 상기 펄스폭 변조신호를 발생하며, 상기 출력단 중에서 어느 것이 상기 오프신호를 발생하는 가를 제어하는 것을 특징으로 하는 디지털 아날로그 변환기.
- 제 6 항에 있어서,주어진 입력 디지털 신호값에서 상기 출력단 중 한 개만 펄스폭 변조신호를 발생하는 펄스폭 변조 출력단이고, 상기 펄스폭 변조 출력단보다 낮은 신호진폭을 갖는 임의의 출력단은 온신호를 발생하고, 상기 펄스폭 변조 출력단보다 높은 신호진폭을 갖는 임의의 출력단은 오프신호를 발생하는 것을 특징으로 하는 디지털 아날로그 변환기.
- 제 7 항에 있어서,상기 입력 디지털 신호값의 복수의 제어 필드 비트(8)는 상기 펄스폭 변조 신호에 대한 듀티 사이클을 선택하는 것을 특징으로 하는 디지털 아날로그 변환기.
- 제 1항 또는 제 2 항에 있어서,상기 입력 디지털 신호값의 부호비트(4)는 상기 출력 아날로그신호의 극성을 선택하는 것을 특징으로 하는 디지털 아날로그 변환기.
- 제 3 항에 있어서,각 출력단은 상기 출력단에 대한 상기 신호진폭을 제어하기 위해 저항소자(R)를 포함한 것을 특징으로 하는 디지털 아날로그 변환기.
- 제 10 항에 있어서,상기 저항소자는 공통의 저항값(R)을 갖는 공통의 제조배치로부터 나온 1개 또는 그 이상의 저항으로 구성되는 것을 특징으로 하는 디지털 아날로그 변환기.
- 제 10 항에 있어서,디지털 집적회로를 더 구비한 것을 특징으로 하는 디지털 아날로그 변환기.
- 제 3 항에 있어서,각 출력단은 상기 구성성분 신호를 발생하는 3상태 버퍼(22)를 포함한 것을 특징으로 하는 디지털 아날로그 변환기.
- 제 3 항에 있어서,상기 펄스폭 변조신호는 필요한 듀티 사이클 및 상기 펄스폭 변조신호의 오버샘플링 주파수에 대해 가장 낮은 저주파수 푸리에 구성성분내용을 갖는 것을 특징으로 하는 디지털 아날로그 변환기.
- 제 1 항 또는 제 2 항에 있어서,상기 입력 디지털 신호값은 디지털 오디오 샘플이고, 상기 출력 아날로그 신호는 오디오 트랜스듀서를 구동하는 것을 특징으로 하는 디지털 아날로그 변환기.
- 입력 디지털 신호값을 출력 아날로그 신호로 변환하는 디지털 아날로그 변환방법에 있어서,상기 입력 디지털 신호값에 응답하여 변환회로에서 정정되지 않은 아날로그 신호를 발생하는 단계와,기준신호회로에 의해 미리 정해진 듀티 사이클의 기준신호를 발생하는 단계로서, 변환회로 및 기준신호회로가 단일한 기판위에 형성되어 공유하는 집적회로의 공급전압 및 환경의 변화가 상기 정정되지 않은 아날로그 신호 및 상기 기준신호에 대하여 상응하는 변화를 발생시키는 미리 정해진 듀티 사이클의 기준신호를 발생하는 단계와,상기 기준신호를 로우패스 필터링하여 기준전압을 발생하는 단계와,상기 정정되지 않은 아날로그회로 및 상기 기준전압에 응답하여 정정회로에 의해 상기 출력 아날로그신호를 발생하는 단계를 구비한 것을 특징으로 하는 디지털 아날로그 변환방법.
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