JPS59207732A - 2ステツプ型ad変換器 - Google Patents
2ステツプ型ad変換器Info
- Publication number
- JPS59207732A JPS59207732A JP8217483A JP8217483A JPS59207732A JP S59207732 A JPS59207732 A JP S59207732A JP 8217483 A JP8217483 A JP 8217483A JP 8217483 A JP8217483 A JP 8217483A JP S59207732 A JPS59207732 A JP S59207732A
- Authority
- JP
- Japan
- Prior art keywords
- conversion circuit
- output
- converter
- circuit
- segment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は高速AD変換方式として一般的に用いられる2
ステ、プtlitm変換器の改良に関するものである。
ステ、プtlitm変換器の改良に関するものである。
高速のD変換方式としては従来から、並列型と2ステ、
プ履カ代表的な方式と考えられている。
プ履カ代表的な方式と考えられている。
並列型り変換器は最も高速であるが、例えば8ビ(s
) 、トの出力を得るためには255の高精度比較器と25
6の高精度抵抗が必要で、出力ビツト数が増えるにつれ
て、コスト的に非常に高価となるという問題点がある。
) 、トの出力を得るためには255の高精度比較器と25
6の高精度抵抗が必要で、出力ビツト数が増えるにつれ
て、コスト的に非常に高価となるという問題点がある。
これに対して少ないビット数のAD2ステップ展メjl
AD変換器の従来例の構成を第1図に示す。入力信号が
加わると第1のD変換回路51によって粗(AD変換さ
れた後上位ビ、ト出力として出力レジスタ55に送られ
る。この出力をDA変換回路52によって再びアナログ
信号に戻し、前記入力信号との差を差動増幅器53で得
る。この差信号は第2のAD変換回路54で再びAD変
換され、下位ビット出力として出力レジスタ55に送ら
れる。
AD変換器の従来例の構成を第1図に示す。入力信号が
加わると第1のD変換回路51によって粗(AD変換さ
れた後上位ビ、ト出力として出力レジスタ55に送られ
る。この出力をDA変換回路52によって再びアナログ
信号に戻し、前記入力信号との差を差動増幅器53で得
る。この差信号は第2のAD変換回路54で再びAD変
換され、下位ビット出力として出力レジスタ55に送ら
れる。
前記上位ビットと下位ビットを合わせたものが2ステ、
プ!1ean変換器出力として出力レジスタ55カら出
力される。通常第1のAD変換回路51としては、比較
部61とエンコーダ62からなる並列型AD変換回路が
用いられる。入力信号は比較部61で各設定レベルと比
較され、その出力はエンコーダ62でコー〆 1
) ド化される。このコード化した出力はR−2R型DA変
換回路52に加えられて再びアナログ信号に変換される
が、前記エンコーダ62における遅れが大きいため、D
A変換出力も遅れを伴なってしまう。このため、全体の
A′D変換速度が遅れてしまうという問題や、変換レー
トを上げるためには差動増幅器53に入る入力信号を遅
らせる手段が必要となるといった問題があった。
プ!1ean変換器出力として出力レジスタ55カら出
力される。通常第1のAD変換回路51としては、比較
部61とエンコーダ62からなる並列型AD変換回路が
用いられる。入力信号は比較部61で各設定レベルと比
較され、その出力はエンコーダ62でコー〆 1
) ド化される。このコード化した出力はR−2R型DA変
換回路52に加えられて再びアナログ信号に変換される
が、前記エンコーダ62における遅れが大きいため、D
A変換出力も遅れを伴なってしまう。このため、全体の
A′D変換速度が遅れてしまうという問題や、変換レー
トを上げるためには差動増幅器53に入る入力信号を遅
らせる手段が必要となるといった問題があった。
またDA変換回路52として社ビ、ト数が少々いにもか
かわらず第1と第2のAD変換回路の分解能をあわせた
精度が必要となり、高速性の要求と相まりて高価となる
という問題もあった。
かわらず第1と第2のAD変換回路の分解能をあわせた
精度が必要となり、高速性の要求と相まりて高価となる
という問題もあった。
更に2ステ、プ屋A/D変換器で必要となる高速のサン
プル・ホールド回路はオフセットなどの点で満足できる
ものは非常に高価にカるという問題点もあシ高速・高精
度のAD変換器は手軽には使えなかった。
プル・ホールド回路はオフセットなどの点で満足できる
ものは非常に高価にカるという問題点もあシ高速・高精
度のAD変換器は手軽には使えなかった。
本発明は上記の問題点を解決するためになされたもので
、高滓・高精度の2ステツプfiAD変換器(4) を安価に実現することを目的としている。
、高滓・高精度の2ステツプfiAD変換器(4) を安価に実現することを目的としている。
本発明によれば、2ステツプ壓AD変換器において、第
1のAD変換回路として並列gM)変換回路を使用し、
DA変換回路としてセグメン)JljDA変換器を用い
ることによシ上記の目的を達成できる。
1のAD変換回路として並列gM)変換回路を使用し、
DA変換回路としてセグメン)JljDA変換器を用い
ることによシ上記の目的を達成できる。
以下図面にもとづいて本発明を説明する。
第2図は本発明に係わる2ステツプ屋り変換器の一実施
例を示すプp、り図である。1はアナレグ信号入力が加
えられ、外部(上位コノピユータなど)からのエンコー
ド命令に応じて上位ビットについてのAD変換コード出
力り。1、剰余アナログ出力vo1)Tおよび第2の基
準出力vREFを発生するADA回路、2社このAI)
A回路からの剰余アナレグ出力V および前記基準出力
V。trrを入力し下位ビUT 、トについての血変換フード出力をD 発生する2 とともにオーバーレンジ信号を前記AI)A回路に送る
例えば7ビツトの主AD回路、3は前記AI)A回路の
自動校正に関する制御を行表う自動校正IJP(マイク
ロ・プロセッサ)である。コード出力り。、とDo2は
組合わされて本り変換器のディジタル出力り。trrを
構成する。
例を示すプp、り図である。1はアナレグ信号入力が加
えられ、外部(上位コノピユータなど)からのエンコー
ド命令に応じて上位ビットについてのAD変換コード出
力り。1、剰余アナログ出力vo1)Tおよび第2の基
準出力vREFを発生するADA回路、2社このAI)
A回路からの剰余アナレグ出力V および前記基準出力
V。trrを入力し下位ビUT 、トについての血変換フード出力をD 発生する2 とともにオーバーレンジ信号を前記AI)A回路に送る
例えば7ビツトの主AD回路、3は前記AI)A回路の
自動校正に関する制御を行表う自動校正IJP(マイク
ロ・プロセッサ)である。コード出力り。、とDo2は
組合わされて本り変換器のディジタル出力り。trrを
構成する。
第3図は第2図のADA回路のブロック構成図である。
11はアナログ信号入力vIN ’第1の基準入力Vr
、、/8. ’wモン入力が加えられこのうちのいずれ
かを選択して出力するアナログ・マルチプレクサ、12
はこのアナログ・マルチプレクサ11からの選択出力を
入力して保持するサンプル・ホールド回路、13はこの
サンプル・ホールド回路12からの出力が加えられる、
エンコーダ部分を除いた、vrefを基準電圧とする3
ビ、ト並列匿の第1のAD変換回路、14はこのAD変
換回路13からの出力をコード化して上位ビット出力り
。1を発生するエンコーダ、15は前記AD変換回路1
3からの出力とコントローラ22の出力が加えられ、そ
のいずれかを選択出力するディジタル・マルチプレクサ
、16はこのマルチプレクサ15からの選択出力が加わ
る3ビツトのセグメン)mnA変換回路(入力信号によ
υオンとされたセグメントに流れる同一電流の総和を(
7) 出力電流とするもの)、17はこのセグメント壓DA変
換回路からの出力と前記サンプル・ホールド回路12か
らの出力の差をとって増幅するゲイン8倍の差動増幅回
路、18はとの差動増幅回路17からの出力をホールド
するホールド回路、19け上位コンピュータなどからの
エンコード命令を受けて各部へのクロ、りを発生するク
ロ、り発生器、20はオフセット補正や校正の際に前記
差動増幅回路17からの出力が0になるように前記DA
変換回路16を制御する制御手段、21はこの制御手段
20において、前記差動増幅回路17からの出力とコモ
ンレベルとを比較する比較器、22はマイクロ・プロセ
、す表どとデータをやりとシし、アナログ・マルチプレ
クサ11.ディジタル・マルチプレクサ15およびセグ
メント制御回路24に制御信号などを送るとともに前記
比較器21からの出力に応じて補正信号や校正信号を発
生するコントローラ、23はこのコントローラからの補
正または校正信号出力に応じたアナログ出力を発生する
DA変換回路(以下DAと呼ぶ)、24はこのDA変換
回路からの出力に対応して前記DA111 変換回路16の各セグメントの電流を制御するセグメン
ト制御回路である。
、、/8. ’wモン入力が加えられこのうちのいずれ
かを選択して出力するアナログ・マルチプレクサ、12
はこのアナログ・マルチプレクサ11からの選択出力を
入力して保持するサンプル・ホールド回路、13はこの
サンプル・ホールド回路12からの出力が加えられる、
エンコーダ部分を除いた、vrefを基準電圧とする3
ビ、ト並列匿の第1のAD変換回路、14はこのAD変
換回路13からの出力をコード化して上位ビット出力り
。1を発生するエンコーダ、15は前記AD変換回路1
3からの出力とコントローラ22の出力が加えられ、そ
のいずれかを選択出力するディジタル・マルチプレクサ
、16はこのマルチプレクサ15からの選択出力が加わ
る3ビツトのセグメン)mnA変換回路(入力信号によ
υオンとされたセグメントに流れる同一電流の総和を(
7) 出力電流とするもの)、17はこのセグメント壓DA変
換回路からの出力と前記サンプル・ホールド回路12か
らの出力の差をとって増幅するゲイン8倍の差動増幅回
路、18はとの差動増幅回路17からの出力をホールド
するホールド回路、19け上位コンピュータなどからの
エンコード命令を受けて各部へのクロ、りを発生するク
ロ、り発生器、20はオフセット補正や校正の際に前記
差動増幅回路17からの出力が0になるように前記DA
変換回路16を制御する制御手段、21はこの制御手段
20において、前記差動増幅回路17からの出力とコモ
ンレベルとを比較する比較器、22はマイクロ・プロセ
、す表どとデータをやりとシし、アナログ・マルチプレ
クサ11.ディジタル・マルチプレクサ15およびセグ
メント制御回路24に制御信号などを送るとともに前記
比較器21からの出力に応じて補正信号や校正信号を発
生するコントローラ、23はこのコントローラからの補
正または校正信号出力に応じたアナログ出力を発生する
DA変換回路(以下DAと呼ぶ)、24はこのDA変換
回路からの出力に対応して前記DA111 変換回路16の各セグメントの電流を制御するセグメン
ト制御回路である。
以上のように構成した2ステツプ凰り変換器の動作を次
に説明する。動作モードとしては通常変換モード、オフ
セット補正モード、Dへ校正モードの5つがある。通常
モードではマルチプレクサ11でアナログ人力vINが
選択され、サンプル・ホールド回路12にホールドされ
る。サンプル・ホールド回路12からの出力は並列形A
D変換回路13VC加えられ、入力レベルに応じた数の
比較器がオンとなる。この出力はディジタル・マルチプ
レクサ15を介して(変換モードではマルチプレクサ1
5はAD変換回路13からの出力を選択する)七グメン
)fiDA変換回路16に加えられ、D変換回路13の
、オンに表った前記比較器の数に対応する数のセグメン
トをオンにする。差動増幅器17はDA変換回路16の
出力とサンプル・ホールド回路12からの出力の差をと
るとともに増幅を行ない剰余アナログ出力V。u’rを
第2のAD変換回路2に出力する。このD変換回路2か
らのコード出力り。2は本AD変換器のディジ(Oノ タル出力DoUTの下位ビットを構成する。前記並列形
り変換回路13からの出力は訂正型エンコーダ14にお
いてコード化され、出力DoUTの上位ビットDo1を
構成する。訂正盤エンコーダは、差動増幅器17からの
出力によってD変換回路2がスケール・アウトした場合
に、AD変換回路からのRAMGE信号に応じて補正し
た結果を出力できるもので、公知のエンコーダを2組使
用して実現できる。このように第3図の2ステ、プ型A
D変換器はAD変換回路13とDA変換回路16の間に
エンコーダをはさまないのでその分だけ遅れがなく高速
に処理される。
に説明する。動作モードとしては通常変換モード、オフ
セット補正モード、Dへ校正モードの5つがある。通常
モードではマルチプレクサ11でアナログ人力vINが
選択され、サンプル・ホールド回路12にホールドされ
る。サンプル・ホールド回路12からの出力は並列形A
D変換回路13VC加えられ、入力レベルに応じた数の
比較器がオンとなる。この出力はディジタル・マルチプ
レクサ15を介して(変換モードではマルチプレクサ1
5はAD変換回路13からの出力を選択する)七グメン
)fiDA変換回路16に加えられ、D変換回路13の
、オンに表った前記比較器の数に対応する数のセグメン
トをオンにする。差動増幅器17はDA変換回路16の
出力とサンプル・ホールド回路12からの出力の差をと
るとともに増幅を行ない剰余アナログ出力V。u’rを
第2のAD変換回路2に出力する。このD変換回路2か
らのコード出力り。2は本AD変換器のディジ(Oノ タル出力DoUTの下位ビットを構成する。前記並列形
り変換回路13からの出力は訂正型エンコーダ14にお
いてコード化され、出力DoUTの上位ビットDo1を
構成する。訂正盤エンコーダは、差動増幅器17からの
出力によってD変換回路2がスケール・アウトした場合
に、AD変換回路からのRAMGE信号に応じて補正し
た結果を出力できるもので、公知のエンコーダを2組使
用して実現できる。このように第3図の2ステ、プ型A
D変換器はAD変換回路13とDA変換回路16の間に
エンコーダをはさまないのでその分だけ遅れがなく高速
に処理される。
オフセット補正モードではマルチプレクサ11はコモン
入力を選択し、サンプル・ホールド回路12にホールド
する。AD変換回路13は休止状態となシ、マルチプレ
クサ15はコントローラ22からの信号を選択し、DA
変換回路16の補正用セグメント以外の各セグメントを
全てオフとする。補正用セグメントは常時オンとなって
いる。この状態でコントローラは比較器21の出力が反
転するまでDA変換回路23の出力を増減し、差動増幅
回路17の出力が0となるような制御出力をDA変換回
路23に送る。DA変換回路23はコントローラからの
ディジタル制御出力をアナログ出力に変換しセグメント
制御回路24に加える。セグメント制御回路24はこの
アナログ出力をホールドするとともにDA変換回路23
からのアナログ信号に応じた補正電流をセグメント型D
A変換回路16の補正用セグメントに流す。この結果サ
ンプル・ホールド回路12、DA変換回路16、差動増
幅回路17の全てのオフセットを一括して補正できる。
入力を選択し、サンプル・ホールド回路12にホールド
する。AD変換回路13は休止状態となシ、マルチプレ
クサ15はコントローラ22からの信号を選択し、DA
変換回路16の補正用セグメント以外の各セグメントを
全てオフとする。補正用セグメントは常時オンとなって
いる。この状態でコントローラは比較器21の出力が反
転するまでDA変換回路23の出力を増減し、差動増幅
回路17の出力が0となるような制御出力をDA変換回
路23に送る。DA変換回路23はコントローラからの
ディジタル制御出力をアナログ出力に変換しセグメント
制御回路24に加える。セグメント制御回路24はこの
アナログ出力をホールドするとともにDA変換回路23
からのアナログ信号に応じた補正電流をセグメント型D
A変換回路16の補正用セグメントに流す。この結果サ
ンプル・ホールド回路12、DA変換回路16、差動増
幅回路17の全てのオフセットを一括して補正できる。
DA校正モードでは、マルチプレクサ11は第1の基準
電圧vREF/8を選択し、サンプル・ホールド回路1
2にホールドする。このとDAD変換回路13は休止状
態となる。マルチプレクサ15はコント四−ラ22から
の信号を選択してDA変換回路16の補正対象とするセ
グメント1個をオンとする。コントローラ22杜比較器
21の出力が反転する迄DA変換回路23の出力を増減
し、差動増幅回路17の出力が0となるようにセグメン
ト制御回路24を介して対応するセグメントの補正電流
を調節する。この動作はDA変換回路16のオフセット
補正用セグメント以外の全てのセグメントについて順番
に行々われる。このときのDA変換回路23からの各セ
グメント用出力はセグメント制御回路24にホールドさ
れている。
電圧vREF/8を選択し、サンプル・ホールド回路1
2にホールドする。このとDAD変換回路13は休止状
態となる。マルチプレクサ15はコント四−ラ22から
の信号を選択してDA変換回路16の補正対象とするセ
グメント1個をオンとする。コントローラ22杜比較器
21の出力が反転する迄DA変換回路23の出力を増減
し、差動増幅回路17の出力が0となるようにセグメン
ト制御回路24を介して対応するセグメントの補正電流
を調節する。この動作はDA変換回路16のオフセット
補正用セグメント以外の全てのセグメントについて順番
に行々われる。このときのDA変換回路23からの各セ
グメント用出力はセグメント制御回路24にホールドさ
れている。
以上のようにして、DA変換回路16の各セグメントは
基準電圧vref18によって校正される。
基準電圧vref18によって校正される。
またDA変換回路16のすべてのセグメントをオフとし
た状態で、第1の基準電圧vro、18をマルチプレク
サ11で選択させ、差動増幅回路17で8倍に増幅した
vrefをホールド回路18にホールドして第2のAD
変換回路2の基準電圧■REFとすることによシ、差動
増幅回路17の増幅度の補正も自動的になされる。
た状態で、第1の基準電圧vro、18をマルチプレク
サ11で選択させ、差動増幅回路17で8倍に増幅した
vrefをホールド回路18にホールドして第2のAD
変換回路2の基準電圧■REFとすることによシ、差動
増幅回路17の増幅度の補正も自動的になされる。
第4図は第3図ODA変換回路16およびセグメント制
御回路24の具体的な回路例を示した要部回路図である
。161はDA変換回路16の1セグメント部分の回路
図で、トランジスタQ1j Q2はカレントスイッチを
構成し、Q3〜Q5はカレント・ミラー回路を構成し、
抵抗R工はセグメントの一定電流部分を定める抵抗であ
る。241はセグメy ) 16’l K対応(11) するセグメント制御回路で、DA変換回路23からのア
ナログ出力をコy ) a−ラ22からの指令です/プ
ル・ホールドする、スイッチS1とキャパシタCからな
るサンプル・ホールド回路と、キャパシタC1の保持電
圧でゲートを制御されるFET )ランジスタQ6と、
その電流制限抵抗R3および、補正電流値を決める抵抗
R2とから構成されている。vBBは固定ベース電圧源
、voo、vゆけ正および負の電圧源である。マルチプ
レクサ15からのセグメント入力可が1であると(すな
わザ町〈vBBのとき)トランジスタQ2はオンとなり
、トランジスタQ5に流れる電流と等しい出力電流工。
御回路24の具体的な回路例を示した要部回路図である
。161はDA変換回路16の1セグメント部分の回路
図で、トランジスタQ1j Q2はカレントスイッチを
構成し、Q3〜Q5はカレント・ミラー回路を構成し、
抵抗R工はセグメントの一定電流部分を定める抵抗であ
る。241はセグメy ) 16’l K対応(11) するセグメント制御回路で、DA変換回路23からのア
ナログ出力をコy ) a−ラ22からの指令です/プ
ル・ホールドする、スイッチS1とキャパシタCからな
るサンプル・ホールド回路と、キャパシタC1の保持電
圧でゲートを制御されるFET )ランジスタQ6と、
その電流制限抵抗R3および、補正電流値を決める抵抗
R2とから構成されている。vBBは固定ベース電圧源
、voo、vゆけ正および負の電圧源である。マルチプ
レクサ15からのセグメント入力可が1であると(すな
わザ町〈vBBのとき)トランジスタQ2はオンとなり
、トランジスタQ5に流れる電流と等しい出力電流工。
7を出力する。トランジスタQ5に流れる電流は抵抗R
1で決まる一定電流とセグメント制御回路からPET
)ランジスタQ6と抵抗R2を介して加えられる補正電
流との総和とまる。この補正電流は前記のようKして得
られるDA変換回路23からの補正出力によって決定さ
れる。
1で決まる一定電流とセグメント制御回路からPET
)ランジスタQ6と抵抗R2を介して加えられる補正電
流との総和とまる。この補正電流は前記のようKして得
られるDA変換回路23からの補正出力によって決定さ
れる。
補正用セグメントの場合には、例えば上記の回路で一定
電流部分を発生させるための抵抗R□を取シ除けばよい
。上記の全セグメントからの電流の総(12) 和がDA変換回路16のアナログ出力となる。
電流部分を発生させるための抵抗R□を取シ除けばよい
。上記の全セグメントからの電流の総(12) 和がDA変換回路16のアナログ出力となる。
なお上記の実施例において並列型AD変換回路13およ
びDA変換回路16を3ビツト用としたが、これに限ら
ず、任意のビットのものを対応する基準電圧および差動
増幅ゲインとともに用いることができる。
びDA変換回路16を3ビツト用としたが、これに限ら
ず、任意のビットのものを対応する基準電圧および差動
増幅ゲインとともに用いることができる。
上記のようか構成の2ステツプ型り変換器ではエンコー
ダ部分の遅れがないことによる高速性のほかに、自動補
正1校正機能を備えたことによシ、高価な高精度素子の
使用を減らすことができる、などの利点がある。
ダ部分の遅れがないことによる高速性のほかに、自動補
正1校正機能を備えたことによシ、高価な高精度素子の
使用を減らすことができる、などの利点がある。
以上述べたように本発明によれば、高速・高精度の2ス
テツプ型AD変換器を安価に実現できる。
テツプ型AD変換器を安価に実現できる。
第1図は従来の2ステ、プ型AD変換器を示すブロック
構成図、第2図は本発明の一実施例を示すプロ、り図、
第3図は第2図のADA回路1の詳細を示すプp、り構
成図、第4図は第3図ODA変換回路23およびセグメ
ント制御回路24の具体例を示す要部回路図である。 210.第2のAD変換回路、62 、、、エンコーダ
、13 、、。 第1のAD変換回路、16・・・DA変換回路、20・
・・制御手段、V工、・・・入力信号、藷/8・傭1の
基準入力、■R□、・・%2の基導入力、。 (15)・
構成図、第2図は本発明の一実施例を示すプロ、り図、
第3図は第2図のADA回路1の詳細を示すプp、り構
成図、第4図は第3図ODA変換回路23およびセグメ
ント制御回路24の具体例を示す要部回路図である。 210.第2のAD変換回路、62 、、、エンコーダ
、13 、、。 第1のAD変換回路、16・・・DA変換回路、20・
・・制御手段、V工、・・・入力信号、藷/8・傭1の
基準入力、■R□、・・%2の基導入力、。 (15)・
Claims (4)
- (1) 入力信号に対応する第1のD変換回路出力に
対応したDA変換回路出力と前記入力信号との差に関す
る信号に対応する第2のAD変換回路出力を下位ビット
出力とし、前記第1のAD変換回路出力を上位ビット出
力とする2ステ、プMAD変換器において、前記第1の
AD変換回路として並列型AD変換回路を使用し、前記
DA変換回路としてセグメントfiDA変換回路を使用
したことを特徴とする2ステ、プ凰AD変換器。 - (2)入力信号に対応する第1のAD変換回路出力に対
応したna、を検回路出力と前記入力信号との差に関す
る信号に対応する第2のAD変換回路出力を下位ビット
出力とし、前記第1のAD変換回路出力を上位ビット出
力とする2ステツプ凰り変換器において、前記第1のA
D変換回路として並列型却変換回路を使用し、前記DA
変換回路としてセグメント型DA変換回路を使用し、か
つ第1の基準入力に関連する出力と前記DA変換回路の
出力との差に関連する出力が0となるように前記DA変
換回路出力を制御する制御手段とを備え、前記DA変換
回路を自動校正することを特徴とする2ステツプ型却変
換器。 - (3) 入力信号に対応する第1のD変換回路出力に
対応したDA変換回路出力と前記入力信号との差に関す
る信号に対応する第2のAD変換回路出力を下位ビット
出力とし、前記第1のD変換回路出力を上位ビット出力
とする2ステ、プ型り変換器において、前記第1のAD
変換回路として並列型却変換回路を使用し、前記DA変
換回路としてオフセット補正セグメントを備えたセグメ
ン)fiDA変換回路を使用し、かつコモン入力に関連
する出力と前記DA変換回路の出力との差に関連する出
力が0となるように前記オフセット補正セグメントの出
力を制御する制御手段とを備え、オフセット自動補正す
ること1に411F微とする2ステ、プ型り変換器。 - (4) 入力信号に対応する第1のD変換回路出力に
対応したDA変換回路出力と前記入力信号との差に関す
る信号に対応する第2のD変換回路出力を下位ビット出
力とし、前記第1のD変換回路出力を上位ビット出力と
する2ステップMAD変換器において、前記第1のD変
換回路として並列型り変換回路を使用し、前記DA変換
回路としてセグメン)WDA変換回路を使用し、かつ第
1の基準入力に関連する出力を前記第2のAD変換回路
の第2の基準入力とすることをq!fg、とする2ステ
、プ型り変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8217483A JPS59207732A (ja) | 1983-05-11 | 1983-05-11 | 2ステツプ型ad変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8217483A JPS59207732A (ja) | 1983-05-11 | 1983-05-11 | 2ステツプ型ad変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59207732A true JPS59207732A (ja) | 1984-11-24 |
JPH0526372B2 JPH0526372B2 (ja) | 1993-04-15 |
Family
ID=13767065
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8217483A Granted JPS59207732A (ja) | 1983-05-11 | 1983-05-11 | 2ステツプ型ad変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59207732A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6457824A (en) * | 1987-08-28 | 1989-03-06 | Hitachi Ltd | Serial/parallel ad converter |
JPH01316025A (ja) * | 1988-03-22 | 1989-12-20 | Nec Corp | アナログ−ディジタル変換器 |
US5359327A (en) * | 1993-05-28 | 1994-10-25 | Brown Eric W | A/D converter system with interface and passive voltage reference source |
US5488368A (en) * | 1993-05-28 | 1996-01-30 | Technoview Inc. | A/D converter system and method with temperature compensation |
JP2006324733A (ja) * | 2005-05-17 | 2006-11-30 | Shimadzu Corp | アナログ・デジタル変換器 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5430926U (ja) * | 1977-08-03 | 1979-02-28 | ||
JPS57115026A (en) * | 1981-01-08 | 1982-07-17 | Toshiba Corp | Analog-to-digital converter |
-
1983
- 1983-05-11 JP JP8217483A patent/JPS59207732A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5430926U (ja) * | 1977-08-03 | 1979-02-28 | ||
JPS57115026A (en) * | 1981-01-08 | 1982-07-17 | Toshiba Corp | Analog-to-digital converter |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6457824A (en) * | 1987-08-28 | 1989-03-06 | Hitachi Ltd | Serial/parallel ad converter |
JPH01316025A (ja) * | 1988-03-22 | 1989-12-20 | Nec Corp | アナログ−ディジタル変換器 |
US5359327A (en) * | 1993-05-28 | 1994-10-25 | Brown Eric W | A/D converter system with interface and passive voltage reference source |
US5488368A (en) * | 1993-05-28 | 1996-01-30 | Technoview Inc. | A/D converter system and method with temperature compensation |
JP2006324733A (ja) * | 2005-05-17 | 2006-11-30 | Shimadzu Corp | アナログ・デジタル変換器 |
JP4661344B2 (ja) * | 2005-05-17 | 2011-03-30 | 株式会社島津製作所 | アナログ・デジタル変換器 |
Also Published As
Publication number | Publication date |
---|---|
JPH0526372B2 (ja) | 1993-04-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2690905B2 (ja) | 直並列形ad変換器 | |
US5184130A (en) | Multi-stage A/D converter | |
US5210537A (en) | Multi-stage A/D converter | |
JPH05218868A (ja) | 多段型ad変換器 | |
JPH06152415A (ja) | 多段動作のレンジ分割形ad変換手段 | |
US4763106A (en) | Flash analog-to-digital converter | |
JPS58138122A (ja) | 並列型アナログ・デイジタル変換器 | |
JPS6248124A (ja) | サブレンジング・アナログ−デジタル変換器 | |
US4983969A (en) | Successive approximation analog to digital converter | |
CA2036204C (en) | Analog/digital converter operating by the expanded parallel method | |
US4692738A (en) | Analog signal processing apparatus | |
US4571507A (en) | Successive approximation analog-to-digital converter | |
JPS59207732A (ja) | 2ステツプ型ad変換器 | |
JP2002335158A (ja) | フラッシュ・アナログ・ディジタル変換器の利得を調整するための構造 | |
JPH1065542A (ja) | アナログ/ディジタル変換回路 | |
JP4746792B2 (ja) | A/d変換装置 | |
KR100282443B1 (ko) | 디지탈/아날로그 컨버터 | |
US5552784A (en) | Distortion reduction circuit for analog to digital converter system | |
US4864304A (en) | Analog voltage signal comparator circuit | |
JP2824837B2 (ja) | アナログデジタル変換器 | |
JP2004343163A (ja) | パイプライン型a/d変換回路 | |
JP2980035B2 (ja) | A/d変換回路 | |
JPS63121320A (ja) | 誤差補正回路付da変換器 | |
JPS61171226A (ja) | アナログ・デジタル変換装置 | |
JPH03255722A (ja) | D/a変換器 |