JP2539593B2 - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体メモリ回路に関し、特にその書き込み
読み出し回路に関するものである。
読み出し回路に関するものである。
（従来の構成とその問題点） 従来より、MISFET（絶縁ゲート型電界効果トランジス
タ）で構成されるSRAM（スタティック型ランダムアクセ
スメモリ）の書き込み読み出し回路として、例えば、第
１図のような回路が公知である。
タ）で構成されるSRAM（スタティック型ランダムアクセ
スメモリ）の書き込み読み出し回路として、例えば、第
１図のような回路が公知である。
この図において、１はプリチャージ回路、２はメモリ
セル、３はラッチ回路、P1〜P3はＰチャネルトランジス
タ、N1〜N6はＮチャネルトランジスタ、PCはプリチャー
ジ信号入力端子、WLはワード選択信号入力端子、LTはラ
ッチ信号入力端子、CL,▲▼はコラム選択信号入力
端子、IN,▲▼は書き込みデータ入力端子、OUTは読
み出しデータ出力端子、B,はビット線である。この回
路の動作を説明すると、メモリデータ読み出し時には、
プリチャージ信号入力端子PCにロウレベル（以下“L"と
略す）を入力し、ビット線B,をハイレベル（以下“H"
と略す）にプリチャージする。この時、ワード選択信号
入力端子WL、ラッチ信号入力端子LT、書き込みデータ入
力端子INには“L"が入力されている。ビット線B,のプ
リチャージが完了すると、プリチャージ信号入力端子PC
には“H"が入力される。その後、メモリ装置に入力され
たアドレスにより選択されたメモリセル２に接続された
ワード選択信号入力端子WLに“H"が入力され、前記メモ
リセル２がビット線B,と接続され、メモリセル２に記
憶されていたデータにより、ビット線B,に電位差が生
じる。この時、ラッチ信号入力端子LTへの入力信号が
“L"から“H"に変化し、ラッチ回路３がビット線B,の
うち、いずれか電位の低いビット線（例えば、Ｂ）の電
位をさらに引き下げ、電位の高いビット線（）の電位
を維持するようにして、メモリセル２に記憶していたデ
ータをラッチし増幅する。さらに、ビット線Ｂに表われ
た信号を、P1−N1とP2−N2で構成される２段のインバー
タで増幅し、アドレス信号により選択されたコラム選択
信号入力端子CLに“H"▲▼に“L"が入力されてお
り、P3とN3で構成された転送ゲートを介して読み出しデ
ータ出力端子OUTにメモリセル２に記憶されていたデー
タが出力される。またメモリセルへのデータの書き込み
時には選択されたコラムのコラム選択信号入力端子CLに
“H"を入力し、書き込みデータ入力端子INに書き込みデ
ータ信号（例えば“H"）、▲▼に前記書き込みデー
タの反転信号“L"を入力して、それに応じてＮチャネル
トランジスタN4が非導通、N5が導通状態となり、ビット
線が“L"に引き下げられ、ビット線に接続されたラ
ッチ回路３のＰチャネルトランジスタが導通状態にな
り、ビット線Ｂが“H"に引き上げられる。さらに、選択
されたワードのメモリセル２にビット線B,の電位に応
じてデータが書き込まれる。
セル、３はラッチ回路、P1〜P3はＰチャネルトランジス
タ、N1〜N6はＮチャネルトランジスタ、PCはプリチャー
ジ信号入力端子、WLはワード選択信号入力端子、LTはラ
ッチ信号入力端子、CL,▲▼はコラム選択信号入力
端子、IN,▲▼は書き込みデータ入力端子、OUTは読
み出しデータ出力端子、B,はビット線である。この回
路の動作を説明すると、メモリデータ読み出し時には、
プリチャージ信号入力端子PCにロウレベル（以下“L"と
略す）を入力し、ビット線B,をハイレベル（以下“H"
と略す）にプリチャージする。この時、ワード選択信号
入力端子WL、ラッチ信号入力端子LT、書き込みデータ入
力端子INには“L"が入力されている。ビット線B,のプ
リチャージが完了すると、プリチャージ信号入力端子PC
には“H"が入力される。その後、メモリ装置に入力され
たアドレスにより選択されたメモリセル２に接続された
ワード選択信号入力端子WLに“H"が入力され、前記メモ
リセル２がビット線B,と接続され、メモリセル２に記
憶されていたデータにより、ビット線B,に電位差が生
じる。この時、ラッチ信号入力端子LTへの入力信号が
“L"から“H"に変化し、ラッチ回路３がビット線B,の
うち、いずれか電位の低いビット線（例えば、Ｂ）の電
位をさらに引き下げ、電位の高いビット線（）の電位
を維持するようにして、メモリセル２に記憶していたデ
ータをラッチし増幅する。さらに、ビット線Ｂに表われ
た信号を、P1−N1とP2−N2で構成される２段のインバー
タで増幅し、アドレス信号により選択されたコラム選択
信号入力端子CLに“H"▲▼に“L"が入力されてお
り、P3とN3で構成された転送ゲートを介して読み出しデ
ータ出力端子OUTにメモリセル２に記憶されていたデー
タが出力される。またメモリセルへのデータの書き込み
時には選択されたコラムのコラム選択信号入力端子CLに
“H"を入力し、書き込みデータ入力端子INに書き込みデ
ータ信号（例えば“H"）、▲▼に前記書き込みデー
タの反転信号“L"を入力して、それに応じてＮチャネル
トランジスタN4が非導通、N5が導通状態となり、ビット
線が“L"に引き下げられ、ビット線に接続されたラ
ッチ回路３のＰチャネルトランジスタが導通状態にな
り、ビット線Ｂが“H"に引き上げられる。さらに、選択
されたワードのメモリセル２にビット線B,の電位に応
じてデータが書き込まれる。
このような回路では、メモリデータの読み出し時に１
つのデータ読み出し出力端子OUT、書き込み時に２つの
データ書き込み入力端子IN,▲▼を必要とし、大き
な配線面積を必要とするという欠点をもっている。また
コラム選択信号端子としてCLと▲▼が必要である。
また、メモリデータの読み出し時には、コラムが選択さ
れてコラム選択入力信号端子CLが“H"となるとＮチャネ
ルトランジスタN6が導通状態になるため、書き込みデー
タ入力端子INと▲▼をともに“L"としてＮチャネル
トランジスタN4とN5を非導通状態としなければならず、
そのための論理回路を必要とする。また、ビット線Ｂの
みからメモリデータを読み出しているため、ビット線B,
の負荷容量が異なりビット線B,に侵入してくる雑音
の影響を受けやすく、さらに次段の回路への信号伝達が
遅くなるなどの欠点を有する。さらに、ビット線B,の
プリチャージ時に、ビット線Ｂが“H"に充電されるた
め、読み出しデータ出力端子OUTに“H"を出力し、消費
電力を増加させる。
つのデータ読み出し出力端子OUT、書き込み時に２つの
データ書き込み入力端子IN,▲▼を必要とし、大き
な配線面積を必要とするという欠点をもっている。また
コラム選択信号端子としてCLと▲▼が必要である。
また、メモリデータの読み出し時には、コラムが選択さ
れてコラム選択入力信号端子CLが“H"となるとＮチャネ
ルトランジスタN6が導通状態になるため、書き込みデー
タ入力端子INと▲▼をともに“L"としてＮチャネル
トランジスタN4とN5を非導通状態としなければならず、
そのための論理回路を必要とする。また、ビット線Ｂの
みからメモリデータを読み出しているため、ビット線B,
の負荷容量が異なりビット線B,に侵入してくる雑音
の影響を受けやすく、さらに次段の回路への信号伝達が
遅くなるなどの欠点を有する。さらに、ビット線B,の
プリチャージ時に、ビット線Ｂが“H"に充電されるた
め、読み出しデータ出力端子OUTに“H"を出力し、消費
電力を増加させる。
（発明の目的） 本発明は、以上のような欠点を除き、データ入出力線
を２本のみとし、プリチャージにより生じる信号がデー
タ入出力線に表われず、さらにビット線に侵入する雑音
の影響を受けにくい半導体メモリ回路を提供することを
目的とする。
を２本のみとし、プリチャージにより生じる信号がデー
タ入出力線に表われず、さらにビット線に侵入する雑音
の影響を受けにくい半導体メモリ回路を提供することを
目的とする。
（発明の構成） 本発明は、一方のビット線信号の反転出力と他方のビ
ット線の信号とを入力信号とするトライステートバッフ
ァと、読み出し時に前記トライステートバッファの出力
をデータ入出力端子に転送する手段と、書き込み時にデ
ータ入出力端子の信号をその端子に応じたビット線に転
送する手段を各ビット線ごとに設けた構成にすることを
特徴とする半導体メモリ回路を実現する。
ット線の信号とを入力信号とするトライステートバッフ
ァと、読み出し時に前記トライステートバッファの出力
をデータ入出力端子に転送する手段と、書き込み時にデ
ータ入出力端子の信号をその端子に応じたビット線に転
送する手段を各ビット線ごとに設けた構成にすることを
特徴とする半導体メモリ回路を実現する。
（実施例の説明） 第２図は本発明をMOSFETで構成した場合の第１の実施
例の回路図を示す。この図において、４はメモリデータ
入出力回路、CTは制御信号入力端子、D,はデータ入出
力端子、S,は節点、P1〜P4はＰチャネルトランジス
タ、N1〜N9はＮチャネルトランジスタ、その他は第１図
の場合と同様である。
例の回路図を示す。この図において、４はメモリデータ
入出力回路、CTは制御信号入力端子、D,はデータ入出
力端子、S,は節点、P1〜P4はＰチャネルトランジス
タ、N1〜N9はＮチャネルトランジスタ、その他は第１図
の場合と同様である。
第２図において、データ読み出し時の動作を第３図の
各信号波形図を参照して説明する。読み出し時には制御
信号端子CTに“L"を入力しておき、選択されたコラムの
コラム選択信号端子CLには“H"が入力されている。ま
ず、プリチャージ信号入力端子PCの電位を“H"から“L"
に変化させて、プリチャージ回路１によりビット線B,
を“H"にプリチャージする。プリチャージ終了後は、P1
とN1で構成されるインバータの出力節点の電位と、P2
とN2で構成されるインバータの出力節点Ｓの電位はとも
に“L"になる。したがって、P3,P4,N3,N4はすべて非導
通状態となり、データ入出力端子D,の電位はプリチャ
ージ以前の電位を維持し変化しない。その後、プリチャ
ージ信号入力端子PCに“H"を入力し、選択されたワード
のワード選択信号端子WLを“L"から“H"に変化して、メ
モリセル２をビット線B,と結合する。この時、メモリ
セル２の記憶内容によりビット線B,に電位差を生じ
る。その後、ラッチ信号入力端子LTの電位を“L"から
“H"に変化させ、ラッチ回路３が、ビット線B,のうち
いずれか電位の低い方のビット線（例えばＢ）の電位を
さらに引き下げ、電位の高い方のビット線（）の電位
を“H"に維持するようにして、メモリセル２に記憶され
ていたデータをラッチし増幅する。また、ビット線Ｂが
“L"に引き下げられることにより、Ｐチャネルトランジ
スタP1,P3が導通状態、ＮチャネルトランジスタN1が非
導通状態となり、データ入出力端子に“H"が出力さ
れ、節点が“H"となる。それによって、Ｎチャネルト
ランジスタN4が導通状態となりデータ入出力端子Ｄに
“L"が出力される。次に書き込み時の動作を第４図の各
信号波形図を参照して説明する。書き込み時には、ラッ
チ信号入力端子LTに“L"を入力しておき、選択されたコ
ラムのコラム選択信号端子CLには“H"が入力されてい
る。まず、プリチャージ信号入力端子PCの電位を“H"か
ら“L"に変化させて、プリチャージ回路１によりビット
線B,を“H"にプリチャージする。十分なプリチャージ
が終わると、読み出し時と同様にして節点S,はともに
“L"となり、P3,P4,N3,N4はすべて非導通状態となる。
その直後に書き込もうとする入力データをデータ入出力
端子D,に印加する。その後、プリチャージ信号入力端
子PCに“H"を入力し、制御信号入力端子CTを“H"としＮ
チャネルトランジスタN7を導通状態とする。それによっ
て、“H"を入力されたデータ入出力端子（例えばＤ）に
接続されたＮチャネルトランジスラN6が導通状態とな
り、ビット線の電位は“H"から“L"に引き下げられ
る。一方、“L"を入力されたデータ入出力端子（）に
接続されたＮチャネルトランジスタN5は非導通状態であ
りビット線Ｂの電位は“H"のまま維持される。この時、
サード選択信号入力端子WLに“H"が入力されているメモ
リセル２に強制的にデータが書き込まれる。
各信号波形図を参照して説明する。読み出し時には制御
信号端子CTに“L"を入力しておき、選択されたコラムの
コラム選択信号端子CLには“H"が入力されている。ま
ず、プリチャージ信号入力端子PCの電位を“H"から“L"
に変化させて、プリチャージ回路１によりビット線B,
を“H"にプリチャージする。プリチャージ終了後は、P1
とN1で構成されるインバータの出力節点の電位と、P2
とN2で構成されるインバータの出力節点Ｓの電位はとも
に“L"になる。したがって、P3,P4,N3,N4はすべて非導
通状態となり、データ入出力端子D,の電位はプリチャ
ージ以前の電位を維持し変化しない。その後、プリチャ
ージ信号入力端子PCに“H"を入力し、選択されたワード
のワード選択信号端子WLを“L"から“H"に変化して、メ
モリセル２をビット線B,と結合する。この時、メモリ
セル２の記憶内容によりビット線B,に電位差を生じ
る。その後、ラッチ信号入力端子LTの電位を“L"から
“H"に変化させ、ラッチ回路３が、ビット線B,のうち
いずれか電位の低い方のビット線（例えばＢ）の電位を
さらに引き下げ、電位の高い方のビット線（）の電位
を“H"に維持するようにして、メモリセル２に記憶され
ていたデータをラッチし増幅する。また、ビット線Ｂが
“L"に引き下げられることにより、Ｐチャネルトランジ
スタP1,P3が導通状態、ＮチャネルトランジスタN1が非
導通状態となり、データ入出力端子に“H"が出力さ
れ、節点が“H"となる。それによって、Ｎチャネルト
ランジスタN4が導通状態となりデータ入出力端子Ｄに
“L"が出力される。次に書き込み時の動作を第４図の各
信号波形図を参照して説明する。書き込み時には、ラッ
チ信号入力端子LTに“L"を入力しておき、選択されたコ
ラムのコラム選択信号端子CLには“H"が入力されてい
る。まず、プリチャージ信号入力端子PCの電位を“H"か
ら“L"に変化させて、プリチャージ回路１によりビット
線B,を“H"にプリチャージする。十分なプリチャージ
が終わると、読み出し時と同様にして節点S,はともに
“L"となり、P3,P4,N3,N4はすべて非導通状態となる。
その直後に書き込もうとする入力データをデータ入出力
端子D,に印加する。その後、プリチャージ信号入力端
子PCに“H"を入力し、制御信号入力端子CTを“H"としＮ
チャネルトランジスタN7を導通状態とする。それによっ
て、“H"を入力されたデータ入出力端子（例えばＤ）に
接続されたＮチャネルトランジスラN6が導通状態とな
り、ビット線の電位は“H"から“L"に引き下げられ
る。一方、“L"を入力されたデータ入出力端子（）に
接続されたＮチャネルトランジスタN5は非導通状態であ
りビット線Ｂの電位は“H"のまま維持される。この時、
サード選択信号入力端子WLに“H"が入力されているメモ
リセル２に強制的にデータが書き込まれる。
第２図のような構成では、データ書き込み時にプリチ
ャーじを行なうことにより自動的にデータ入出力端子D,
をハイインピーダンス状態にすることで、入力回路と
出力回路を分離することができるため、読み出しデータ
線と書き込みデータ線を共用することができ、配線面積
を小さくすることができる。さらに、プリチャージ終了
時にメモリデータ出力段のＰチャネルトランジスタP3,P
4およびＮチャネルトランジスタN3,N4がすべて非導通状
態となり、プリチャージ信号がデータ入出力端子に出力
されることはなく消費電力を低くすることができる。ま
た、読み出し時にビット線Ｂおよびより記憶されてい
たデータと同一論理値の信号とその反転信号を対称な回
路で読み出しているためビット線B,の負荷容量は等し
く、ビット線B,に侵入する雑音の影響を受けにくく、
さらに次段の回路を駆動できるため高速な読み出しを行
なうことができる。
ャーじを行なうことにより自動的にデータ入出力端子D,
をハイインピーダンス状態にすることで、入力回路と
出力回路を分離することができるため、読み出しデータ
線と書き込みデータ線を共用することができ、配線面積
を小さくすることができる。さらに、プリチャージ終了
時にメモリデータ出力段のＰチャネルトランジスタP3,P
4およびＮチャネルトランジスタN3,N4がすべて非導通状
態となり、プリチャージ信号がデータ入出力端子に出力
されることはなく消費電力を低くすることができる。ま
た、読み出し時にビット線Ｂおよびより記憶されてい
たデータと同一論理値の信号とその反転信号を対称な回
路で読み出しているためビット線B,の負荷容量は等し
く、ビット線B,に侵入する雑音の影響を受けにくく、
さらに次段の回路を駆動できるため高速な読み出しを行
なうことができる。
第５図は、本発明の第２の実施例を示したもので、第
２図と異なるのはＮチャネルトランジスタN10およびN11
を付加したことであり、OCは出力制御信号入力端子であ
る。第５図の動作は第２図の場合と同様であるが、メモ
リデータの読み出しを行なう場合にのみ出力制御信号入
力端子OCに“H"を入力し、その他の場合に“L"を入力す
ることにより第２図の場合ど同様な効果を得ることがで
きる。
２図と異なるのはＮチャネルトランジスタN10およびN11
を付加したことであり、OCは出力制御信号入力端子であ
る。第５図の動作は第２図の場合と同様であるが、メモ
リデータの読み出しを行なう場合にのみ出力制御信号入
力端子OCに“H"を入力し、その他の場合に“L"を入力す
ることにより第２図の場合ど同様な効果を得ることがで
きる。
第６図は、本発明の第３の実施例である。第６図が第
２図と異なるのは、コラム選択回路を構成するＮチャネ
ルトランジスタN8およびN9がラッチ回路３とメモリデー
タ入出力回路４の間に挿入したことであり、第６図の動
作は第２図の場合と同様であり、同様の効果を得ること
ができ、さらに、メモリデータ入出力回路４を各コラム
ごとに設ける必要はなく、それに要する面積を小さくす
ることができる。
２図と異なるのは、コラム選択回路を構成するＮチャネ
ルトランジスタN8およびN9がラッチ回路３とメモリデー
タ入出力回路４の間に挿入したことであり、第６図の動
作は第２図の場合と同様であり、同様の効果を得ること
ができ、さらに、メモリデータ入出力回路４を各コラム
ごとに設ける必要はなく、それに要する面積を小さくす
ることができる。
さらに第７図は、本発明の第４の実施例であり第７図
は、第５図の回路のコラム選択回路を構成するＮチャネ
ルトランジスタN8およびN9をラッチ回路３とメモリデー
タ入出力回路４の間に挿入したものであり、第５図の場
合と同様の動作で、同様の効果を得ることができ、さら
に、メモリデータ入出力回路４を各コラムごとに設ける
必要がないので、それに要する面積を小さくすることが
できる。
は、第５図の回路のコラム選択回路を構成するＮチャネ
ルトランジスタN8およびN9をラッチ回路３とメモリデー
タ入出力回路４の間に挿入したものであり、第５図の場
合と同様の動作で、同様の効果を得ることができ、さら
に、メモリデータ入出力回路４を各コラムごとに設ける
必要がないので、それに要する面積を小さくすることが
できる。
（発明の効果） 以上説明したように、本発明はビット線のプリチャー
ジ後にメモリデータ出力段のトランジスタがすべて非導
通状態となる構成としたことによりデータの書き込み時
と読み出し時のデータ線を共用でき、その配線面積を小
さくできるという利点がある。また、上記のような構成
のためプリチャージによるビット線の電位の変化がデー
タ端子に出力されないため消費電力を小さくできるとい
う利点がある。さらに、回路の構成が、ビット線につい
て対称になっているため、ビット線の負荷容量は等しく
ビット線に侵入する雑音の影響を受けにくいという利点
がある。
ジ後にメモリデータ出力段のトランジスタがすべて非導
通状態となる構成としたことによりデータの書き込み時
と読み出し時のデータ線を共用でき、その配線面積を小
さくできるという利点がある。また、上記のような構成
のためプリチャージによるビット線の電位の変化がデー
タ端子に出力されないため消費電力を小さくできるとい
う利点がある。さらに、回路の構成が、ビット線につい
て対称になっているため、ビット線の負荷容量は等しく
ビット線に侵入する雑音の影響を受けにくいという利点
がある。
第１図は従来例、第２図は本発明の第１の実施例、第３
図はその読み出し時の信号波形、第４図は第２図の書き
込み時の信号波形、第５図、第６図、第７図はそれぞれ
本発明の第２、第３、第４の実施例を示す図である。 P1〜P4……Ｐチャネルトランジスタ、N1〜N4……Ｎチャ
ネルトランジスタ、B,……ビット線、D,……データ
入出力端子、CT……制御信号入力端子、OC……出力制御
信号入力端子。
図はその読み出し時の信号波形、第４図は第２図の書き
込み時の信号波形、第５図、第６図、第７図はそれぞれ
本発明の第２、第３、第４の実施例を示す図である。 P1〜P4……Ｐチャネルトランジスタ、N1〜N4……Ｎチャ
ネルトランジスタ、B,……ビット線、D,……データ
入出力端子、CT……制御信号入力端子、OC……出力制御
信号入力端子。
Claims (5)
- 【請求項１】１対のビット線と、該ビット線の信号を入
力とする１対のインバータ回路と、前記ビット線の一方
と他方の信号のインバータ出力を入力とする１対のトラ
イステートバッファ回路と、該１対のトライステートバ
ッファ回路の出力を読み出し時にそれぞれ異なるデータ
入出力端子に接続する１対の手段と、書き込み時に第１
の制御信号により一方のデータ入出力線の信号に応じた
信号を前記ビット線の一方に転送する１対の手段とを有
することを特徴とする半導体メモリ回路。 - 【請求項２】前記トライステートバッファ回路は、一方
のビット線にゲートが接続され、ソースが電源に接続さ
れた第１の導電型の第１のMISFET（絶縁ゲート型電電界
効果トランジスタ）と、他方ビット線の信号のインバー
タ出力にゲートが接続され、ソースが接続された第１の
MISFETと逆導電型の第２導電型の第２のMISFETとを有
し、前記第１のMISFETのドレインと前記第２のMISFETの
ドレインが前記トランスファーゲートの出力に接続され
ていることを特徴とする特許請求第（１）項記載の半導
体メモリ回路。 - 【請求項３】読み出し時に１対のトライステートバッフ
ァ回路の出力をそれぞれ異なるデータ入出力端子に接続
する前記手段が該１対のトライステートバッファ回路の
出力が直接前記データ入出力端子に接続されて得られる
ことを特徴とする特許請求第（１）項記載の半導体メモ
リ回路。 - 【請求項４】読み出し時に１対のトライステートバッフ
ァ回路の出力をそれぞれ異なるデータ入出力端子に接続
する前記手段が、該１対のトライステートバッファ回路
の出力が第２の制御信号によって駆動されるトランスフ
ァーゲートを介して前記データ入出力端子に接続して得
られることを特徴とする特許請求第（１）項記載の半導
体メモリ回路。 - 【請求項５】書き込み時に前記第１の制御信号により一
方のデータ入出力端子の信号に応じた信号を一方のビッ
ト線に転送する手段を、ゲートに前記第１の制御信号が
入力され、ソースが接続された第２導電型の第３のMISF
ETと、ドレインが前記ビット線に接続され、ゲートが前
記ビット線に応じたデータ入出力端子に接続された第２
導電型の第４のMISFETによって得、前記第３のMISFETの
ドレインと前記第４のMISFETのソースが接続されている
ことを特徴とする特許請求第（１）項記載の半導体メモ
リ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59064415A JP2539593B2 (ja) | 1984-03-31 | 1984-03-31 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59064415A JP2539593B2 (ja) | 1984-03-31 | 1984-03-31 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60209995A JPS60209995A (ja) | 1985-10-22 |
| JP2539593B2 true JP2539593B2 (ja) | 1996-10-02 |
Family
ID=13257631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59064415A Expired - Lifetime JP2539593B2 (ja) | 1984-03-31 | 1984-03-31 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2539593B2 (ja) |
-
1984
- 1984-03-31 JP JP59064415A patent/JP2539593B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60209995A (ja) | 1985-10-22 |
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