JPH03219333A - 待機二重系装置 - Google Patents
待機二重系装置Info
- Publication number
- JPH03219333A JPH03219333A JP2015446A JP1544690A JPH03219333A JP H03219333 A JPH03219333 A JP H03219333A JP 2015446 A JP2015446 A JP 2015446A JP 1544690 A JP1544690 A JP 1544690A JP H03219333 A JPH03219333 A JP H03219333A
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- JP
- Japan
- Prior art keywords
- switching
- slave
- systems
- master
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000009977 dual effect Effects 0.000 claims description 5
- 230000000630 rising effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003745 diagnosis Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000004092 self-diagnosis Methods 0.000 description 1
- 230000026676 system process Effects 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、待機二重系装！に係り、特に、系切換時の
、制御の連続性を確保するようにした待機二重装！に関
する。
、制御の連続性を確保するようにした待機二重装！に関
する。
従来の待機二重系装置においては、主系の故障により系
切換が行われる、それまで休止していた従系は、系切換
指令入力に基いて、立ち上げ処理を行い、その立ち上げ
処理を終了した時点から、演算結果であるデータを外部
に出力するようになっている。 すなわち、立ち上げ処理では、まず、イニシャライズし
てシステムチエツクを行い、チエツク結果が良好である
場合に、初めて、外部入力データをスキャン入力し、１
サイクルのスキャンを終了した後、取込んだデータを用
いて演算し、その演算結果を所定外部機器に出力する。 従って、主系の正常動作による処理出力から故障検出に
基いて系切換をし、立ち上げ処理を経て、新生系の処理
出力までの経過を時間軸で表すと、第３図のようになる
。同図において、■は主系の正常時の処理出力、■は故
障に基く系切換、■は立ち上げ処理、■は新生系の処理
出力を意味する。 このように、系切換指令出力時点ｔ１がら立ち上げ処理
終了時点ｔ３までの間は、系の連続性がとぎれることと
なる。立ち上げに要する時間は、外部入力機器との間の
通信方式や入力機器の数などに依存するが、いずれにし
ても、系連続性が損なわれる虞がある。 電子連動装置のように、高保安性が要求される分野にお
いては、処理装置がら外部機器への制御信号の遮断は、
信号機や転てつ機等の制御条件の変更を来たすから、系
連続性の確保は重要である。
切換が行われる、それまで休止していた従系は、系切換
指令入力に基いて、立ち上げ処理を行い、その立ち上げ
処理を終了した時点から、演算結果であるデータを外部
に出力するようになっている。 すなわち、立ち上げ処理では、まず、イニシャライズし
てシステムチエツクを行い、チエツク結果が良好である
場合に、初めて、外部入力データをスキャン入力し、１
サイクルのスキャンを終了した後、取込んだデータを用
いて演算し、その演算結果を所定外部機器に出力する。 従って、主系の正常動作による処理出力から故障検出に
基いて系切換をし、立ち上げ処理を経て、新生系の処理
出力までの経過を時間軸で表すと、第３図のようになる
。同図において、■は主系の正常時の処理出力、■は故
障に基く系切換、■は立ち上げ処理、■は新生系の処理
出力を意味する。 このように、系切換指令出力時点ｔ１がら立ち上げ処理
終了時点ｔ３までの間は、系の連続性がとぎれることと
なる。立ち上げに要する時間は、外部入力機器との間の
通信方式や入力機器の数などに依存するが、いずれにし
ても、系連続性が損なわれる虞がある。 電子連動装置のように、高保安性が要求される分野にお
いては、処理装置がら外部機器への制御信号の遮断は、
信号機や転てつ機等の制御条件の変更を来たすから、系
連続性の確保は重要である。
この発明は、上記の点に鑑み、待機二重系装置において
、系切換時の立ち上げ処理に基く系連続性の遮断を防止
する技術を提供することを目的とする。
、系切換時の立ち上げ処理に基く系連続性の遮断を防止
する技術を提供することを目的とする。
上記の目的を達成するため、この発明に係る待機二重系
装置は、 各県のＣＰＵを互いに他系の記憶部と接続し、各県のＣ
ＰＵに、自系の演算結果であるデータを自系の記憶部に
記憶すると共に、他系の記憶部にコピーする記憶制御手
段と、従系は主系からコピーされた情報と自系演算結果
を比叙し、一致している場合は、いつでも系切換が可能
であることを主系の記憶部にコピーすることで知らせ、
また、従系も自系の演算結果であるデータを出力インタ
フェースに出力する出力制御手段とを備えたことを特徴
とする。
装置は、 各県のＣＰＵを互いに他系の記憶部と接続し、各県のＣ
ＰＵに、自系の演算結果であるデータを自系の記憶部に
記憶すると共に、他系の記憶部にコピーする記憶制御手
段と、従系は主系からコピーされた情報と自系演算結果
を比叙し、一致している場合は、いつでも系切換が可能
であることを主系の記憶部にコピーすることで知らせ、
また、従系も自系の演算結果であるデータを出力インタ
フェースに出力する出力制御手段とを備えたことを特徴
とする。
主系として正常に動作するときは、その系のＣＰＵは、
演算結果であるデータを自系の記憶部に記憶するともに
、常時、他系の記憶部にも同じデータをコピーする。主
系は、最新のデータに基いて外部に出力する。 この間、従系は並列に動作している。 主系の故障発生が検知された場合は、従系に系切換が可
能であるかチエツクし、可能である場合は、系切換を発
生させるための処理を行い、系切換指令が主系と従系に
与えられ、従系は新生系として処理を行う。
演算結果であるデータを自系の記憶部に記憶するともに
、常時、他系の記憶部にも同じデータをコピーする。主
系は、最新のデータに基いて外部に出力する。 この間、従系は並列に動作している。 主系の故障発生が検知された場合は、従系に系切換が可
能であるかチエツクし、可能である場合は、系切換を発
生させるための処理を行い、系切換指令が主系と従系に
与えられ、従系は新生系として処理を行う。
次に、この発明の実施例を図面に基いて説明する。
第１図において、入力インタフェース１゜と、ＣＰＵＩ
Ｉと、記憶部を構成するＲＯＭ１２と、ＲＡＭ１３と、
出力インタフェース１４が、第１系（Ｉ）を構成してお
り、また、入力インタフェース２ｏと、ＣＰＵ２１と、
記憶部を構成するＲＯＭ２２と、ＲＡＭ２３と、出力イ
ンタフェース２４が、第２系（Ｔ１）を構成しており、
これら二つの系に対して、各県のＣＰＵの自己診断機能
による故障検出信号に基−いて、それまで従系として並
列運転していた系に系切換指令を与えて、その系を新生
系として起動させると共に、出力インタフェース１４．
２４の電源回路に挿入しである電源投入スイッチ３１．
３２をＯＮして当該系から外部機器４０に出力させる系
切換回路３０が接続されている。 主系のＣＰＵは、常時、その演算結果であるデータを従
系のＲＡＭにコピーすることが可能とされている。この
コピーデータを記憶するＲＡＭは、主系に新データが発
生する度に、新コピーデータを順次更新登録するもので
ある。 また、各県のＣＰＵＩＩ、２１は、系切換回路３０から
系切換指令を入力しなとき、すなわち、自系が新生系と
なったときは、主系としての処理を開始する。また、従
系となった系は、従系としての処理を開始する。 続いて、上記の構成による動作を説明する。 今、第１系（Ｉ）が主系として正常に動作しているとす
ると、この間は、第２系（Ｉｒ）が並列に動作しており
、主系のＣＰＵＩＩは入力インタフェース１０より入力
するデータに基いて演算し、その結果をＲＡＭ１３に記
憶すると同時に、同一の演算結果のデータを従系のＲＡ
Ｍ２３にコピーする。また、この時は、系切換回路３０
はスイッチ３１を導通させているから、ＣＰＵＩＩはＲ
ＡＭ１３に記憶させたデータを読出して出力インタフェ
ース１４を介して、外部機器４０に出力する。 こうして、入力インタフェース１０より新データが入力
する度に、新演算結果が外部機器４０に出力され、かつ
、従系のＲＡＭ２３に演算結果がコピーされる。 第２図の■は、この第１系の正常動作時の処理出力を意
味する。 第１系（Ｉ）に故障が発生した場合は、ＣＰｕ１ｌは従
系に系切換が可能であるか、ＲＡＭ１３にコピーされた
従系のデータをチエツクし、可能である場合は、故障診
断信号を系切換回路３０診に出力し、その結果、系切換
回路３０が第２系のＣＰＵ２１に起動指令を与えると同
時に、スイッチ３１を遮断し、かつ、スイッチ３２を導
通させて、系の切換を行う、第２図の■の部分がこの系
切換に相当する。 新主系となった第２系のＣＰＵ２１は、引き続き、入力
インタフェース２０を介して、すべての入力データの取
込みを行い、主系としての処理を開始する。 ＣＰＵ２１は、従系として処理している時は、出力イン
タフェース２４まで出力するので、切換処理においては
、出力インタフェース３２を介して外部機器４０に出力
するだけであるため、系切換により外部機器４０に与え
られるデータが遮断される時間は、スイッチ３２の切換
時間だけとなる。 従って、外部機器側からは、見掛上、故障が生じなかっ
たと同様に、主系のＣＰＬＩからデータを受けとるので
、系の連続性が確保される。 従って、外部機器４０の制御条件が、実際の入力データ
との間に証齢を生じることがないので、保安性も確保さ
れる。 第２系が主系として動作している間に、第１系の故障が
修理され、その後に主系が故障を発生した場合にも、上
記と同様にして、系切換が行われる。 上記の実施例では、各県の通常用いられるＲＡＭをコピ
ーデータ格納に使用したが、通常のＲＡＭとは別に、両
系に共通なデータコピー専用のＲＡＭを用いても良い。 ｒ発明の効果】 上述のように、この発明に係る待機二重系装置によれば
、主系が正常に稼動している間は常時、その演算結果を
従系の記憶部にコピーしておき、主系の故障による系切
換は、系切換か可能かチエツクした後、系切換を行い、
従系が新主系として処理する。また、スイッチの切換時
間だけの遮断で外部機器に出力できるようにしたので、
外部機器は、見掛上、系の連続性を損なうことなく制御
される。 従って、外部機器の高保安性を実現することができる。
Ｉと、記憶部を構成するＲＯＭ１２と、ＲＡＭ１３と、
出力インタフェース１４が、第１系（Ｉ）を構成してお
り、また、入力インタフェース２ｏと、ＣＰＵ２１と、
記憶部を構成するＲＯＭ２２と、ＲＡＭ２３と、出力イ
ンタフェース２４が、第２系（Ｔ１）を構成しており、
これら二つの系に対して、各県のＣＰＵの自己診断機能
による故障検出信号に基−いて、それまで従系として並
列運転していた系に系切換指令を与えて、その系を新生
系として起動させると共に、出力インタフェース１４．
２４の電源回路に挿入しである電源投入スイッチ３１．
３２をＯＮして当該系から外部機器４０に出力させる系
切換回路３０が接続されている。 主系のＣＰＵは、常時、その演算結果であるデータを従
系のＲＡＭにコピーすることが可能とされている。この
コピーデータを記憶するＲＡＭは、主系に新データが発
生する度に、新コピーデータを順次更新登録するもので
ある。 また、各県のＣＰＵＩＩ、２１は、系切換回路３０から
系切換指令を入力しなとき、すなわち、自系が新生系と
なったときは、主系としての処理を開始する。また、従
系となった系は、従系としての処理を開始する。 続いて、上記の構成による動作を説明する。 今、第１系（Ｉ）が主系として正常に動作しているとす
ると、この間は、第２系（Ｉｒ）が並列に動作しており
、主系のＣＰＵＩＩは入力インタフェース１０より入力
するデータに基いて演算し、その結果をＲＡＭ１３に記
憶すると同時に、同一の演算結果のデータを従系のＲＡ
Ｍ２３にコピーする。また、この時は、系切換回路３０
はスイッチ３１を導通させているから、ＣＰＵＩＩはＲ
ＡＭ１３に記憶させたデータを読出して出力インタフェ
ース１４を介して、外部機器４０に出力する。 こうして、入力インタフェース１０より新データが入力
する度に、新演算結果が外部機器４０に出力され、かつ
、従系のＲＡＭ２３に演算結果がコピーされる。 第２図の■は、この第１系の正常動作時の処理出力を意
味する。 第１系（Ｉ）に故障が発生した場合は、ＣＰｕ１ｌは従
系に系切換が可能であるか、ＲＡＭ１３にコピーされた
従系のデータをチエツクし、可能である場合は、故障診
断信号を系切換回路３０診に出力し、その結果、系切換
回路３０が第２系のＣＰＵ２１に起動指令を与えると同
時に、スイッチ３１を遮断し、かつ、スイッチ３２を導
通させて、系の切換を行う、第２図の■の部分がこの系
切換に相当する。 新主系となった第２系のＣＰＵ２１は、引き続き、入力
インタフェース２０を介して、すべての入力データの取
込みを行い、主系としての処理を開始する。 ＣＰＵ２１は、従系として処理している時は、出力イン
タフェース２４まで出力するので、切換処理においては
、出力インタフェース３２を介して外部機器４０に出力
するだけであるため、系切換により外部機器４０に与え
られるデータが遮断される時間は、スイッチ３２の切換
時間だけとなる。 従って、外部機器側からは、見掛上、故障が生じなかっ
たと同様に、主系のＣＰＬＩからデータを受けとるので
、系の連続性が確保される。 従って、外部機器４０の制御条件が、実際の入力データ
との間に証齢を生じることがないので、保安性も確保さ
れる。 第２系が主系として動作している間に、第１系の故障が
修理され、その後に主系が故障を発生した場合にも、上
記と同様にして、系切換が行われる。 上記の実施例では、各県の通常用いられるＲＡＭをコピ
ーデータ格納に使用したが、通常のＲＡＭとは別に、両
系に共通なデータコピー専用のＲＡＭを用いても良い。 ｒ発明の効果】 上述のように、この発明に係る待機二重系装置によれば
、主系が正常に稼動している間は常時、その演算結果を
従系の記憶部にコピーしておき、主系の故障による系切
換は、系切換か可能かチエツクした後、系切換を行い、
従系が新主系として処理する。また、スイッチの切換時
間だけの遮断で外部機器に出力できるようにしたので、
外部機器は、見掛上、系の連続性を損なうことなく制御
される。 従って、外部機器の高保安性を実現することができる。
第１図はこの発明の一実施例の概略構成を示すブロック
図、第２図は、系切換時の各県のＣＰＵの処理内容を説
明するタイムチャートである。 第３図は、従来装置における、第２図に対応するタイム
チャートである。 ■・・・第１系、 ■・・・第２系、 １０．２０・・・入力インタフェース、１１２１・・・
ｃｐｕ、１２．１３・・・記憶部、２２．２３・・・記
憶部、 １４．２４・・・出力インタフェース、３０・・・系切
換回路、 ３１．３２・・・電源投入スイッチ、 ４０・・・外部機器。
図、第２図は、系切換時の各県のＣＰＵの処理内容を説
明するタイムチャートである。 第３図は、従来装置における、第２図に対応するタイム
チャートである。 ■・・・第１系、 ■・・・第２系、 １０．２０・・・入力インタフェース、１１２１・・・
ｃｐｕ、１２．１３・・・記憶部、２２．２３・・・記
憶部、 １４．２４・・・出力インタフェース、３０・・・系切
換回路、 ３１．３２・・・電源投入スイッチ、 ４０・・・外部機器。
Claims (1)
- 【特許請求の範囲】 各系のＣＰＵを互いに他系の記憶部と接続し、 各系のＣＰＵに、 （ａ）自系の演算結果であるデータを自系の記憶部に記
憶すると共に、他系の記憶部にコピーする記憶制御手段
と、 （ｂ）従系は主系からコピーされた情報と自系の演算結
果とを比較し、一致している場合は、いつでも系切換が
可能であることを主系の記憶部にコピーすることで主系
に知らせ、また、従系も自系の演算結果であるデータを
出力インタフェースに出力する出力制御手段と、 を備えた待機二重系装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015446A JPH03219333A (ja) | 1990-01-24 | 1990-01-24 | 待機二重系装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015446A JPH03219333A (ja) | 1990-01-24 | 1990-01-24 | 待機二重系装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03219333A true JPH03219333A (ja) | 1991-09-26 |
Family
ID=11889036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015446A Pending JPH03219333A (ja) | 1990-01-24 | 1990-01-24 | 待機二重系装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03219333A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06195318A (ja) * | 1992-12-24 | 1994-07-15 | Kanebo Ltd | 分散処理システム |
| JPH0721136A (ja) * | 1993-07-05 | 1995-01-24 | Nec Corp | 二重構成信号処理装置 |
| JPH10187355A (ja) * | 1996-12-20 | 1998-07-14 | Nec Corp | ディスク制御システム |
| JP2008183912A (ja) * | 2007-01-26 | 2008-08-14 | Mitsubishi Electric Corp | 衛星搭載用制御装置 |
| US7418626B2 (en) | 2002-07-11 | 2008-08-26 | Nec Corporation | Information processing apparatus |
-
1990
- 1990-01-24 JP JP2015446A patent/JPH03219333A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06195318A (ja) * | 1992-12-24 | 1994-07-15 | Kanebo Ltd | 分散処理システム |
| JPH0721136A (ja) * | 1993-07-05 | 1995-01-24 | Nec Corp | 二重構成信号処理装置 |
| JPH10187355A (ja) * | 1996-12-20 | 1998-07-14 | Nec Corp | ディスク制御システム |
| US7418626B2 (en) | 2002-07-11 | 2008-08-26 | Nec Corporation | Information processing apparatus |
| JP2008183912A (ja) * | 2007-01-26 | 2008-08-14 | Mitsubishi Electric Corp | 衛星搭載用制御装置 |
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