JP2000163275A - 同期フラグ合わせ回路及びその同期フラグ合わせ方法 - Google Patents
同期フラグ合わせ回路及びその同期フラグ合わせ方法Info
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- JP2000163275A JP2000163275A JP10338696A JP33869698A JP2000163275A JP 2000163275 A JP2000163275 A JP 2000163275A JP 10338696 A JP10338696 A JP 10338696A JP 33869698 A JP33869698 A JP 33869698A JP 2000163275 A JP2000163275 A JP 2000163275A
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- synchronization flag
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Abstract
(57)【要約】
【課題】 ３重系のうちの２系でも同期がとれ、有効な
演算結果を得られる同期フラグ合わせ回路を提供する。 【解決手段】 アンド回路７は他系の２系のうちの１系
から同期フラグがこない場合、自系と他系の１系との同
期フラグとして認識された信号を出力する。同期インタ
バルタイマ１１はアンド回路７からの信号が入力される
とカウントアップを開始し、キャリーアウトを出力する
と、この信号がノア回路１２を経て同期要求レジスタ８
に入力され、自分の同期要求を取消し、同時にマイナサ
イクルタイマ１４に再ロードする。マイナサイクルタイ
マ１４がカウントアップを開始し、キャリーアウトを出
力すると、この信号によって同期要求レジスタ８に再度
同期要求が保持され、同期フラグが出力端子３から出力
される。
演算結果を得られる同期フラグ合わせ回路を提供する。 【解決手段】 アンド回路７は他系の２系のうちの１系
から同期フラグがこない場合、自系と他系の１系との同
期フラグとして認識された信号を出力する。同期インタ
バルタイマ１１はアンド回路７からの信号が入力される
とカウントアップを開始し、キャリーアウトを出力する
と、この信号がノア回路１２を経て同期要求レジスタ８
に入力され、自分の同期要求を取消し、同時にマイナサ
イクルタイマ１４に再ロードする。マイナサイクルタイ
マ１４がカウントアップを開始し、キャリーアウトを出
力すると、この信号によって同期要求レジスタ８に再度
同期要求が保持され、同期フラグが出力端子３から出力
される。
Description
【０００１】
【発明の属する技術分野】本発明は同期フラグ合わせ回
路及びその同期フラグ合わせ方法に関し、特に冗長構成
における同期フラグ合わせ方法に関する。
路及びその同期フラグ合わせ方法に関し、特に冗長構成
における同期フラグ合わせ方法に関する。
【０００２】
【従来の技術】従来、高信頼度を要求される宇宙用搭載
機器においては、その信頼度を向上させるために、冗長
構成の回路のうちの一つが故障しても正常に動作するよ
うに３重冗長システムで構成し、同期をとりながら機能
を担っている。
機器においては、その信頼度を向上させるために、冗長
構成の回路のうちの一つが故障しても正常に動作するよ
うに３重冗長システムで構成し、同期をとりながら機能
を担っている。
【０００３】この場合、信頼度を確保するために、機器
を３重構成とし、装置間の多数決をとっている。その
際、各系が各々の時間で信号を出力するので同期をとら
ないと、真の多数決結果が得られない。そこで、各系の
同期フラグのアンド（ＡＮＤ）をとることで同期をとっ
ている。
を３重構成とし、装置間の多数決をとっている。その
際、各系が各々の時間で信号を出力するので同期をとら
ないと、真の多数決結果が得られない。そこで、各系の
同期フラグのアンド（ＡＮＤ）をとることで同期をとっ
ている。
【０００４】上記の多数決回路については、特開昭６２
−１０４４７４号公報や特開昭６３−１１４５６３号公
報に開示された方法がある。これら公報記載の方法は、
各々が複数個のサイリスタ素子からなり、電力変換器主
回路の各アームを構成する、いわゆるサイリスタバルブ
の故障診断装置、特に故障診断装置を複数個設けて構成
される冗長形サイリスタバルブ故障診断方式に関するも
のである。
−１０４４７４号公報や特開昭６３−１１４５６３号公
報に開示された方法がある。これら公報記載の方法は、
各々が複数個のサイリスタ素子からなり、電力変換器主
回路の各アームを構成する、いわゆるサイリスタバルブ
の故障診断装置、特に故障診断装置を複数個設けて構成
される冗長形サイリスタバルブ故障診断方式に関するも
のである。
【０００５】この方法においては、図３に示すように、
３台のバルブ故障診断装置２１〜２３のうち、その出力
が他の２台のそれと異なる１つを判別する少数意見判別
部２８を設け、この少数意見判別部２８からの出力信号
によって少数意見とされたバルブ故障診断装置２１〜２
３の出力をオア（ＯＲ）回路２４〜２６で無効とするこ
とで、３台のバルブ故障診断装置２１〜２３のうちの１
台が少数意見となった場合に残りの２台の出力の一致、
不一致を多数決判断部２７で判断することによってサイ
リスタバルブの診断を行っている。
３台のバルブ故障診断装置２１〜２３のうち、その出力
が他の２台のそれと異なる１つを判別する少数意見判別
部２８を設け、この少数意見判別部２８からの出力信号
によって少数意見とされたバルブ故障診断装置２１〜２
３の出力をオア（ＯＲ）回路２４〜２６で無効とするこ
とで、３台のバルブ故障診断装置２１〜２３のうちの１
台が少数意見となった場合に残りの２台の出力の一致、
不一致を多数決判断部２７で判断することによってサイ
リスタバルブの診断を行っている。
【０００６】
【発明が解決しようとする課題】上述した従来の宇宙用
搭載機器では、３重冗長システムで構成し、各系の同期
フラグのアンドをとることで同期をとっているので、１
系でも故障が生じると、同期がとれなくなってしまうと
いう問題がある。
搭載機器では、３重冗長システムで構成し、各系の同期
フラグのアンドをとることで同期をとっているので、１
系でも故障が生じると、同期がとれなくなってしまうと
いう問題がある。
【０００７】また、公報記載の技術では、３重冗長構成
の故障診断装置のうちの他の２台とは異なる出力する装
置を判別する少数意見判別回路を設け、少数意見判別回
路で少数意見と判別された故障診断装置からの出力を無
効にしているが、冗長構成時の基本である各系の同期が
とれていない。同期がとれていないと、いくら故障診断
装置からの出力を無効にしても、信号の変化点では必ず
不一致部分ができてしまう。
の故障診断装置のうちの他の２台とは異なる出力する装
置を判別する少数意見判別回路を設け、少数意見判別回
路で少数意見と判別された故障診断装置からの出力を無
効にしているが、冗長構成時の基本である各系の同期が
とれていない。同期がとれていないと、いくら故障診断
装置からの出力を無効にしても、信号の変化点では必ず
不一致部分ができてしまう。
【０００８】また、上記の技術では、２台の故障診断装
置とは異なる出力であることが判別された故障診断装置
に対してその出力を無効にしているので、他の２台の故
障診断装置とは異なることが検出された時と同時ではな
く、無効とされるのが次の段階からとなっている。
置とは異なる出力であることが判別された故障診断装置
に対してその出力を無効にしているので、他の２台の故
障診断装置とは異なることが検出された時と同時ではな
く、無効とされるのが次の段階からとなっている。
【０００９】そこで、本発明の目的は上記の問題点を解
消し、３重系のうちの２系でも同期がとることができ、
有効な演算結果を得ることができる同期フラグ合わせ回
路及びその同期フラグ合わせ方法を提供することにあ
る。
消し、３重系のうちの２系でも同期がとることができ、
有効な演算結果を得ることができる同期フラグ合わせ回
路及びその同期フラグ合わせ方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】本発明による同期フラグ
合わせ回路は、機器を３重冗長構成としかつ各系の同期
フラグによって同期をとるシステムの同期フラグ合わせ
回路であって、自系の同期フラグ及び他の２系のうちの
少なくとも１系の同期フラグを認識する認識手段と、前
記認識手段での認識処理と同時に前記自系の同期フラグ
を再度生成する生成手段とを前記３重冗長構成各々に対
応して備えている。
合わせ回路は、機器を３重冗長構成としかつ各系の同期
フラグによって同期をとるシステムの同期フラグ合わせ
回路であって、自系の同期フラグ及び他の２系のうちの
少なくとも１系の同期フラグを認識する認識手段と、前
記認識手段での認識処理と同時に前記自系の同期フラグ
を再度生成する生成手段とを前記３重冗長構成各々に対
応して備えている。
【００１１】本発明による同期フラグ合わせ方法は、機
器を３重冗長構成としかつ各系の同期フラグによって同
期をとるシステムの同期フラグ合わせ方法であって、自
系の同期フラグ及び他の２系のうちの少なくとも１系の
同期フラグの入力を認識するステップと、この認識処理
と同時に前記自系の同期フラグを再度生成するステップ
とを前記３重冗長構成各々に対応して備えている。
器を３重冗長構成としかつ各系の同期フラグによって同
期をとるシステムの同期フラグ合わせ方法であって、自
系の同期フラグ及び他の２系のうちの少なくとも１系の
同期フラグの入力を認識するステップと、この認識処理
と同時に前記自系の同期フラグを再度生成するステップ
とを前記３重冗長構成各々に対応して備えている。
【００１２】すなわち、本発明の同期フラグ合わせ方法
は、３重冗長構成の場合、多数決回路だけでは各系の同
期がとれていないため、不一致となる部分が必ず出てし
まう。そこで、自系に対して他系を監視する運用にし、
２系でも同期がとれるようにすることによって有効な演
算結果が得られる運用にしている。
は、３重冗長構成の場合、多数決回路だけでは各系の同
期がとれていないため、不一致となる部分が必ず出てし
まう。そこで、自系に対して他系を監視する運用にし、
２系でも同期がとれるようにすることによって有効な演
算結果が得られる運用にしている。
【００１３】具体的には同期インタバルタイマと同期コ
ントロールレジスタとによって自系と他系との同期フラ
グの認識を行う。この認識を行うのと同時に、マイナサ
イクルタイマに再ロードして再度同期要求を保持し、確
実に同期をとる方式である。
ントロールレジスタとによって自系と他系との同期フラ
グの認識を行う。この認識を行うのと同時に、マイナサ
イクルタイマに再ロードして再度同期要求を保持し、確
実に同期をとる方式である。
【００１４】これによって、自系に対しては他系との同
期認識と同時に、再同期フラグを生成するので、確実に
同期をとることが可能となり、３重系のうちの２系でも
同期をとることが可能となるので、有効な演算結果が得
られる。
期認識と同時に、再同期フラグを生成するので、確実に
同期をとることが可能となり、３重系のうちの２系でも
同期をとることが可能となるので、有効な演算結果が得
られる。
【００１５】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の一実施例による
同期フラグ合わせ回路の構成を示す図である。図におい
て、本発明の一実施例による同期フラグ合わせ回路は入
力端子１，２と、出力端子３，４と、ナンド（ＮＡＮ
Ｄ）回路５と、ノア（ＮＯＲ）回路６と、アンド（ＡＮ
Ｄ）回路（２系動作認識回路）７と、同期要求レジスタ
８と、ノット（ＮＯＴ）回路９，１５と、アンド（ＡＮ
Ｄ）回路１０と、同期インタバルタイマ１１と、ノア
（ＮＯＲ）回路（同期再ロード回路）１２と、オア（Ｏ
Ｒ）回路１３と、マイナサイクルタイマ１４とから構成
されている。
面を参照して説明する。図１は本発明の一実施例による
同期フラグ合わせ回路の構成を示す図である。図におい
て、本発明の一実施例による同期フラグ合わせ回路は入
力端子１，２と、出力端子３，４と、ナンド（ＮＡＮ
Ｄ）回路５と、ノア（ＮＯＲ）回路６と、アンド（ＡＮ
Ｄ）回路（２系動作認識回路）７と、同期要求レジスタ
８と、ノット（ＮＯＴ）回路９，１５と、アンド（ＡＮ
Ｄ）回路１０と、同期インタバルタイマ１１と、ノア
（ＮＯＲ）回路（同期再ロード回路）１２と、オア（Ｏ
Ｒ）回路１３と、マイナサイクルタイマ１４とから構成
されている。
【００１６】この図１を参照して本発明の一実施例によ
る同期フラグ合わせ回路の動作について説明する。ま
ず、自系の同期フラグを出力する手順について説明す
る。
る同期フラグ合わせ回路の動作について説明する。ま
ず、自系の同期フラグを出力する手順について説明す
る。
【００１７】図示せぬ同期コントロールレジスタからコ
マンド１００がマイナサイクルタイマ１４のイネーブル
Ｐに入力されると、マイナサイクルタイマ１４はカウン
トアップを開始する。その後、キャリーアウト（ＣＯ）
が出力されると、この信号によって同期要求レジスタ８
に自系の同期要求が保持され、同期フラグが出力端子３
から出力される。同様に、図示せぬ他系の同期フラグ合
わせ回路が発生した同期フラグが入力端子１，２に入力
される。
マンド１００がマイナサイクルタイマ１４のイネーブル
Ｐに入力されると、マイナサイクルタイマ１４はカウン
トアップを開始する。その後、キャリーアウト（ＣＯ）
が出力されると、この信号によって同期要求レジスタ８
に自系の同期要求が保持され、同期フラグが出力端子３
から出力される。同様に、図示せぬ他系の同期フラグ合
わせ回路が発生した同期フラグが入力端子１，２に入力
される。
【００１８】通常同期の場合、同期フラグ合わせ回路で
はナンド回路５によって３つの同期フラグが揃えば、ノ
ア回路１２を経て同期要求レジスタ８に入力され、自分
の同期要求を取消し（同期要求レジスタ８をリセッ
ト）、同時にマイナサイクルタイマ１４に再ロードする
ことで、マイナサイクルタイマ１４がカウントアップを
開始する。
はナンド回路５によって３つの同期フラグが揃えば、ノ
ア回路１２を経て同期要求レジスタ８に入力され、自分
の同期要求を取消し（同期要求レジスタ８をリセッ
ト）、同時にマイナサイクルタイマ１４に再ロードする
ことで、マイナサイクルタイマ１４がカウントアップを
開始する。
【００１９】マイナサイクルタイマ１４からキャリーア
ウト（ＣＯ）が出力されると、この信号によって同期要
求レジスタ８に再度同期要求が保持され、同期フラグが
出力端子３から出力されるので、常に３重系とも同期を
とることができる。
ウト（ＣＯ）が出力されると、この信号によって同期要
求レジスタ８に再度同期要求が保持され、同期フラグが
出力端子３から出力されるので、常に３重系とも同期を
とることができる。
【００２０】他系の２系のうちの１系から同期フラグが
こなかった場合、同期フラグ合わせ回路ではアンド回路
７が３系非同期フラグ１０１と他系のうちの１つの同期
フラグ１０２と自系の同期フラグ１０３とによって、自
系と他系のみの同期フラグとして認識された信号を同期
インタバルタイマ１１のイネーブルＰに出力する。
こなかった場合、同期フラグ合わせ回路ではアンド回路
７が３系非同期フラグ１０１と他系のうちの１つの同期
フラグ１０２と自系の同期フラグ１０３とによって、自
系と他系のみの同期フラグとして認識された信号を同期
インタバルタイマ１１のイネーブルＰに出力する。
【００２１】同期インタバルタイマ１１はアンド回路７
からの信号がイネーブルＰに入力されるとカウントアッ
プを開始する。同期インタバルタイマ１１からキャリー
アウト（ＣＯ）が出力されると、この信号がノア回路１
２を経て同期要求レジスタ８に入力され、自分の同期要
求を取消し（同期要求レジスタ８をリセット）、同時に
マイナサイクルタイマ１４に再ロードすることで、マイ
ナサイクルタイマ１４がカウントアップを開始する。
からの信号がイネーブルＰに入力されるとカウントアッ
プを開始する。同期インタバルタイマ１１からキャリー
アウト（ＣＯ）が出力されると、この信号がノア回路１
２を経て同期要求レジスタ８に入力され、自分の同期要
求を取消し（同期要求レジスタ８をリセット）、同時に
マイナサイクルタイマ１４に再ロードすることで、マイ
ナサイクルタイマ１４がカウントアップを開始する。
【００２２】マイナサイクルタイマ１４からキャリーア
ウト（ＣＯ）が出力されると、この信号によって同期要
求レジスタ８に再度同期要求が保持され、同期フラグが
出力端子３から出力されるので、認識された２系の同期
をとることができる。
ウト（ＣＯ）が出力されると、この信号によって同期要
求レジスタ８に再度同期要求が保持され、同期フラグが
出力端子３から出力されるので、認識された２系の同期
をとることができる。
【００２３】３重冗長構成の場合、同期フラグの単純な
アンドをとる際に１系でも故障が生じると、同期がとれ
なくなってしまう。そこで、本発明の一実施例では自系
に対して他系を監視する運用にし、２系でも同期がとれ
るようにすることで、有効な演算結果が得られる運用に
している。
アンドをとる際に１系でも故障が生じると、同期がとれ
なくなってしまう。そこで、本発明の一実施例では自系
に対して他系を監視する運用にし、２系でも同期がとれ
るようにすることで、有効な演算結果が得られる運用に
している。
【００２４】図２は本発明の他の実施例による同期フラ
グ合わせの動作を示すフローチャートである。図におい
て、本発明の他の実施例は上記の動作をソフトウェアで
実施するようにしたものである。この図２を参照して本
発明の他の実施例による同期フラグ合わせの動作につい
て説明する。
グ合わせの動作を示すフローチャートである。図におい
て、本発明の他の実施例は上記の動作をソフトウェアで
実施するようにしたものである。この図２を参照して本
発明の他の実施例による同期フラグ合わせの動作につい
て説明する。
【００２５】同期フラグ合わせ回路はマイナサイクルタ
イマ処理をスタートした後に（図２ステップＳ１）、同
期フラグを他系へ知らせる通知処理を行い（図２ステッ
プＳ２）、同期フラグの状態を確認する（図２ステップ
Ｓ３）。
イマ処理をスタートした後に（図２ステップＳ１）、同
期フラグを他系へ知らせる通知処理を行い（図２ステッ
プＳ２）、同期フラグの状態を確認する（図２ステップ
Ｓ３）。
【００２６】同期フラグ合わせ回路はその状態確認結果
が「０」ならば（図２ステップＳ３）、自系の同期フラ
グしかないので、ステップＳ３に戻って他系の同期フラ
グがくるまで待つ。
が「０」ならば（図２ステップＳ３）、自系の同期フラ
グしかないので、ステップＳ３に戻って他系の同期フラ
グがくるまで待つ。
【００２７】同期フラグ合わせ回路はその状態確認結果
が「１」ならば（図２ステップＳ３）、自系の同期フラ
グと他系の２系のうちの１系の同期フラグが入力されて
いるので、自系とその１系との同期処理に入る（図２ス
テップＳ４）。すなわち、同期フラグ合わせ回路は同期
インタバルタイマのスタート処理を行い（図２ステップ
Ｓ５）、同期フラグの状況を再確認する（図２ステップ
Ｓ６）。
が「１」ならば（図２ステップＳ３）、自系の同期フラ
グと他系の２系のうちの１系の同期フラグが入力されて
いるので、自系とその１系との同期処理に入る（図２ス
テップＳ４）。すなわち、同期フラグ合わせ回路は同期
インタバルタイマのスタート処理を行い（図２ステップ
Ｓ５）、同期フラグの状況を再確認する（図２ステップ
Ｓ６）。
【００２８】同期フラグ合わせ回路は同期フラグの状況
の再確認結果が「１」の場合（図２ステップＳ７）、同
期インタバルタイマがタイムアウトしなければ（図２ス
テップＳ８）、ステップＳ６に戻って他の同期信号がく
るまで待つ。
の再確認結果が「１」の場合（図２ステップＳ７）、同
期インタバルタイマがタイムアウトしなければ（図２ス
テップＳ８）、ステップＳ６に戻って他の同期信号がく
るまで待つ。
【００２９】一方、同期フラグ合わせ回路は同期フラグ
の状態確認結果が「２」ならば（図２ステップＳ３）、
あるいは同期フラグの状況の再確認結果が「１」の場合
に同期インタバルタイマがタイムアウトすれば（図２ス
テップＳ７，Ｓ８）、あるいは同期フラグの状況の再確
認結果が「２」の場合（図２ステップＳ７）、自系と他
系の２系とで同期がとれているので、同期インタバルタ
イマをストップする処理を行う（図２ステップＳ９）。
の状態確認結果が「２」ならば（図２ステップＳ３）、
あるいは同期フラグの状況の再確認結果が「１」の場合
に同期インタバルタイマがタイムアウトすれば（図２ス
テップＳ７，Ｓ８）、あるいは同期フラグの状況の再確
認結果が「２」の場合（図２ステップＳ７）、自系と他
系の２系とで同期がとれているので、同期インタバルタ
イマをストップする処理を行う（図２ステップＳ９）。
【００３０】その後に、同期フラグ合わせ回路は同期フ
ラグをオフにし（図２ステップＳ１０）、マイナサイク
ルタイマをリスタートして（図２ステップＳ１１）、同
期完了となる。
ラグをオフにし（図２ステップＳ１０）、マイナサイク
ルタイマをリスタートして（図２ステップＳ１１）、同
期完了となる。
【００３１】このように、同期インタバルタイマ１１と
同期コントロールレジスタとによって自系と他系との同
期フラグの認識を行うのと同時に、マイナサイクルタイ
マ１４に再ロードして再度同期要求を同期要求レジスタ
８に保持し、確実に同期をとることによって、自系に対
しては他系との同期認識と同時に、再同期フラグを生成
するので、確実に同期をとることができ、３重系のうち
の２系でも同期をとることができるので、有効な演算結
果が得ることができる。
同期コントロールレジスタとによって自系と他系との同
期フラグの認識を行うのと同時に、マイナサイクルタイ
マ１４に再ロードして再度同期要求を同期要求レジスタ
８に保持し、確実に同期をとることによって、自系に対
しては他系との同期認識と同時に、再同期フラグを生成
するので、確実に同期をとることができ、３重系のうち
の２系でも同期をとることができるので、有効な演算結
果が得ることができる。
【００３２】
【発明の効果】以上説明したように本発明によれば、機
器を３重冗長構成としかつ各系の同期フラグによって同
期をとるシステムにおいて、自系の同期フラグ及び他系
の同期フラグを夫々認識し、この認識と同時に自系の同
期フラグを再度生成することによって、３重系のうちの
２系でも同期がとることができ、有効な演算結果を得る
ことができるという効果がある。
器を３重冗長構成としかつ各系の同期フラグによって同
期をとるシステムにおいて、自系の同期フラグ及び他系
の同期フラグを夫々認識し、この認識と同時に自系の同
期フラグを再度生成することによって、３重系のうちの
２系でも同期がとることができ、有効な演算結果を得る
ことができるという効果がある。
【図１】本発明の一実施例による同期フラグ合わせ回路
の構成を示す図である。
の構成を示す図である。
【図２】本発明の他の実施例による同期フラグ合わせの
動作を示すフローチャートである。
動作を示すフローチャートである。
【図３】従来例による３重冗長構成の多数決方式を示す
ブロック図である。
ブロック図である。
１，２ 入力端子 ３，４ 出力端子 ５ ナンド（ＮＡＮＤ）回路 ６ ノア（ＮＯＲ）回路 ７ アンド（ＡＮＤ）回路（２系動作認識回路） ８ 同期要求レジスタ ９，１５ ノット（ＮＯＴ）回路 １０ アンド（ＡＮＤ）回路 １１ 同期インタバルタイマ １２ ノア（ＮＯＲ）回路（同期再ロード回路） １３ オア（ＯＲ）回路 １４ マイナサイクルタイマ
Claims (4)
- 【請求項１】 機器を３重冗長構成としかつ各系の同期
フラグによって同期をとるシステムの同期フラグ合わせ
回路であって、自系の同期フラグ及び他の２系のうちの
少なくとも１系の同期フラグの入力を認識する認識手段
と、前記認識手段での認識処理と同時に前記自系の同期
フラグを再度生成する生成手段とを前記３重冗長構成各
々に対応して有することを特徴とする同期フラグ合わせ
回路。 - 【請求項２】 前記生成手段は、前記自系の同期フラグ
及び前記他の２系のうちの１系の同期フラグが前記認識
手段で認識されてから所定時間後に前記自系の同期フラ
グを再度生成するよう構成したことを特徴とする請求項
１記載の同期フラグ合わせ回路。 - 【請求項３】 機器を３重冗長構成としかつ各系の同期
フラグによって同期をとるシステムの同期フラグ合わせ
方法であって、自系の同期フラグ及び他の２系のうちの
少なくとも１系の同期フラグの入力を認識するステップ
と、この認識処理と同時に前記自系の同期フラグを再度
生成するステップとを前記３重冗長構成各々に対応して
有することを特徴とする同期フラグ合わせ方法。 - 【請求項４】 前記自系の同期フラグを再度生成するス
テップは、前記自系の同期フラグ及び前記他の２系のう
ちの１系の同期フラグが認識されてから所定時間後に前
記自系の同期フラグを再度生成するようにしたことを特
徴とする請求項３記載の同期フラグ合わせ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10338696A JP2000163275A (ja) | 1998-11-30 | 1998-11-30 | 同期フラグ合わせ回路及びその同期フラグ合わせ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10338696A JP2000163275A (ja) | 1998-11-30 | 1998-11-30 | 同期フラグ合わせ回路及びその同期フラグ合わせ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000163275A true JP2000163275A (ja) | 2000-06-16 |
Family
ID=18320611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10338696A Withdrawn JP2000163275A (ja) | 1998-11-30 | 1998-11-30 | 同期フラグ合わせ回路及びその同期フラグ合わせ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000163275A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008176578A (ja) * | 2007-01-18 | 2008-07-31 | Nec Engineering Ltd | 冗長演算システムよび演算部 |
-
1998
- 1998-11-30 JP JP10338696A patent/JP2000163275A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008176578A (ja) * | 2007-01-18 | 2008-07-31 | Nec Engineering Ltd | 冗長演算システムよび演算部 |
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