JPH04291743A - 半導体集積回路の設計支援装置 - Google Patents
半導体集積回路の設計支援装置Info
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- JPH04291743A JPH04291743A JP3055227A JP5522791A JPH04291743A JP H04291743 A JPH04291743 A JP H04291743A JP 3055227 A JP3055227 A JP 3055227A JP 5522791 A JP5522791 A JP 5522791A JP H04291743 A JPH04291743 A JP H04291743A
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- Japan
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- analog
- semiconductor integrated
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- 238000013461 design Methods 0.000 title claims abstract description 18
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000010586 diagram Methods 0.000 description 10
- 238000012545 processing Methods 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 3
- 238000012938 design process Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の設計
支援装置、特にディジタル・アナログ混載型半導体集積
回路の設計支援装置に関する。近年、半導体集積技術の
向上に伴って、ディジタル回路とアナログ回路とを同一
半導体基板上に混載したＬＳＩが使用されるようになっ
てきた。チップの実装数を削減して実装密度を向上する
ことができる。
支援装置、特にディジタル・アナログ混載型半導体集積
回路の設計支援装置に関する。近年、半導体集積技術の
向上に伴って、ディジタル回路とアナログ回路とを同一
半導体基板上に混載したＬＳＩが使用されるようになっ
てきた。チップの実装数を削減して実装密度を向上する
ことができる。
【０００２】一方で、ユーザニーズの多様化や製品サイ
クル短縮化の傾向から上記の混載型ＬＳＩにあってもレ
イアウト設計の柔軟性や設計開発期間の短縮化（短納期
）などが高いレベルで求められており、設計自在性の面
で有利なゲートアレイをベースにした混載型ＬＳＩの開
発が要求されている。
クル短縮化の傾向から上記の混載型ＬＳＩにあってもレ
イアウト設計の柔軟性や設計開発期間の短縮化（短納期
）などが高いレベルで求められており、設計自在性の面
で有利なゲートアレイをベースにした混載型ＬＳＩの開
発が要求されている。
【０００３】
【従来の技術】図７は従来の混載型ＬＳＩの大まかなレ
イアウト設計フロー図である。論理入力とライブラリ内
のピン情報とに基づいてセル配置レイアウトを決めた後
、配線レイアウトを決定し、マスク製造のためのデータ
を生成する。ここで、混載型のＬＳＩでは、ディジタル
回路及びアナログ回路のそれぞれの電源ピンを完全分離
する必要がある。これらのディジタル電源ピンとアナロ
グ電源ピンの配置情報は予めライブラリに格納されてお
り、これらの情報はパッケージの種類毎に予め定められ
ている（固定情報）。
イアウト設計フロー図である。論理入力とライブラリ内
のピン情報とに基づいてセル配置レイアウトを決めた後
、配線レイアウトを決定し、マスク製造のためのデータ
を生成する。ここで、混載型のＬＳＩでは、ディジタル
回路及びアナログ回路のそれぞれの電源ピンを完全分離
する必要がある。これらのディジタル電源ピンとアナロ
グ電源ピンの配置情報は予めライブラリに格納されてお
り、これらの情報はパッケージの種類毎に予め定められ
ている（固定情報）。
【０００４】すなわち、図８に示すように、設計者は、
まず、使用するパッケージの種類に応じた外部ピン（デ
ィジタル、アナログごとの入・出力ピン及び電源ピン）
のアサインデータを入力し、次いで、ディジタル用、ア
ナログ用の各Ｉ／Ｏ配置を決めた後、ディジタル・アナ
ログごとの内部セル配置を決定し、同じくディジタル・
アナログごとの電源セルの配置を決定する。
まず、使用するパッケージの種類に応じた外部ピン（デ
ィジタル、アナログごとの入・出力ピン及び電源ピン）
のアサインデータを入力し、次いで、ディジタル用、ア
ナログ用の各Ｉ／Ｏ配置を決めた後、ディジタル・アナ
ログごとの内部セル配置を決定し、同じくディジタル・
アナログごとの電源セルの配置を決定する。
【０００５】このようにしてレイアウトされたチップに
ついて、その外部ピンの領域に注目すると、この領域に
はアナログ用の外部ピンブロックと、ディジタル用の外
部ピンブロックが構成され、それぞれのブロック内には
ディジタルまたはアナログ用の同一種類のピン同士が連
続してレイアウトされている。すなわち、ディジタル回
路及びアナログ回路のそれぞれの電源ピンが完全分離し
てレイアウトされている。
ついて、その外部ピンの領域に注目すると、この領域に
はアナログ用の外部ピンブロックと、ディジタル用の外
部ピンブロックが構成され、それぞれのブロック内には
ディジタルまたはアナログ用の同一種類のピン同士が連
続してレイアウトされている。すなわち、ディジタル回
路及びアナログ回路のそれぞれの電源ピンが完全分離し
てレイアウトされている。
【０００６】
【発明が解決しようとする課題】しかしながら、かかる
従来例にあっては、ディジタル電源ピンとアナログ電源
ピンの配置情報がパッケージの種類毎に固定であったた
め、内部セルや電源セルの配置可能性に制限があり、チ
ップ内セルの配置自在性をより向上するという面で解決
すべき課題があった。
従来例にあっては、ディジタル電源ピンとアナログ電源
ピンの配置情報がパッケージの種類毎に固定であったた
め、内部セルや電源セルの配置可能性に制限があり、チ
ップ内セルの配置自在性をより向上するという面で解決
すべき課題があった。
【０００７】そこで本発明は、外部ピンの配置に柔軟性
を持たせることにより、チップ内セルの配置自在性をよ
り一層向上することを目的としている。
を持たせることにより、チップ内セルの配置自在性をよ
り一層向上することを目的としている。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するためその原理図を図１に示すように、半導体集積
回路の論理設計情報とパッケージ毎に定められたピン情
報とに基づいてチップのレイアウトデータを生成する半
導体集積回路の設計支援装置において、前記ピン情報を
別のパッケージのピン情報、若しくは架空のパッケージ
のピン情報に置き換える置換手段１を備えたことを特徴
としている。
成するためその原理図を図１に示すように、半導体集積
回路の論理設計情報とパッケージ毎に定められたピン情
報とに基づいてチップのレイアウトデータを生成する半
導体集積回路の設計支援装置において、前記ピン情報を
別のパッケージのピン情報、若しくは架空のパッケージ
のピン情報に置き換える置換手段１を備えたことを特徴
としている。
【０００９】
【作用】本発明では、置換手段により、チップレイアウ
ト上ふさわしいピン情報が任意に与えられる。したがっ
て、内部セルや電源セルの配置可能性を拡大でき、チッ
プ内セルの配置自在性をより一層向上することができる
。
ト上ふさわしいピン情報が任意に与えられる。したがっ
て、内部セルや電源セルの配置可能性を拡大でき、チッ
プ内セルの配置自在性をより一層向上することができる
。
【００１０】
【実施例】以下、本発明を図面に基づいて説明する。図
２〜図６は本発明に係る半導体集積回路の設計支援装置
の一実施例を示す図であり、図２はそのレイアウト設計
フロー図である。図２において、レイアウト設計は、ま
ず、ライブラリ名や外部ピンのアサインデータなどを入
力し（ステップ１０、１１）、以降の処理に必要な情報
、すなわち半導体集積回路の論理設計情報やパッケージ
固定のピン情報（種類、位置など）を取り込む。
２〜図６は本発明に係る半導体集積回路の設計支援装置
の一実施例を示す図であり、図２はそのレイアウト設計
フロー図である。図２において、レイアウト設計は、ま
ず、ライブラリ名や外部ピンのアサインデータなどを入
力し（ステップ１０、１１）、以降の処理に必要な情報
、すなわち半導体集積回路の論理設計情報やパッケージ
固定のピン情報（種類、位置など）を取り込む。
【００１１】次いで、上記ピン情報に対して所要の変更
指示を与える（ステップ１２）が、この変更指示は「全
体のレイアウト計画を達成する上で上記固定のピン情報
（特に位置）がふさわしくない場合に、その固定ピン情
報をふさわしい内容へと変更すること」であり、これは
、「所望のレイアウトを得るのに障害となるピン情報（
パッケージ固定）を、あたかも別のパッケージのピン情
報もしくは任意に設定した架空のパッケージのピン情報
に置き換えること」に相当する。したがって、ステップ
１２は置換手段として機能する。
指示を与える（ステップ１２）が、この変更指示は「全
体のレイアウト計画を達成する上で上記固定のピン情報
（特に位置）がふさわしくない場合に、その固定ピン情
報をふさわしい内容へと変更すること」であり、これは
、「所望のレイアウトを得るのに障害となるピン情報（
パッケージ固定）を、あたかも別のパッケージのピン情
報もしくは任意に設定した架空のパッケージのピン情報
に置き換えること」に相当する。したがって、ステップ
１２は置換手段として機能する。
【００１２】そして、ピン情報を所望の内容に変更した
後は、所定のレイアウト計画に従って、ディジタル（Ｄ
ＩＧＩＴＡＬ）及びアナログ（ＡＮＡＬＯＧ）各々の各
セルを所望する位置に配置していく。すなわち、アナロ
グ・ディジタルＩ／Ｏの配置（ステップ１３）、内部セ
ルの配置（ステップ１４）、電源セルの配置（ステップ
１５）、ＧＮＤ及びダミーセルの配置（ステップ１６）
、スペーサセルの配置（ステップ１７）、といった各処
理を順次に実行し、マスク設計のためのデータを生成し
て一連のレイアウト設計処理を完了する。
後は、所定のレイアウト計画に従って、ディジタル（Ｄ
ＩＧＩＴＡＬ）及びアナログ（ＡＮＡＬＯＧ）各々の各
セルを所望する位置に配置していく。すなわち、アナロ
グ・ディジタルＩ／Ｏの配置（ステップ１３）、内部セ
ルの配置（ステップ１４）、電源セルの配置（ステップ
１５）、ＧＮＤ及びダミーセルの配置（ステップ１６）
、スペーサセルの配置（ステップ１７）、といった各処
理を順次に実行し、マスク設計のためのデータを生成し
て一連のレイアウト設計処理を完了する。
【００１３】図３は以上の設計処理によって得られたチ
ップレイアウトの一例である。図３において、白丸は内
部ＢＣ・ＧＮＤ電源セルとＦｉｘｅｄ・ＧＮＤ電源セル
間（但しディジタル・アナログ両方、左右間）接続用の
端子、黒丸１つはＦｉｘｅｄ・ＧＮＤ電源セルとＩ／Ｏ
・ＧＮＤ電源セル間（但しディジタル・アナログ両方、
４方間）接続用の端子、黒丸２つは内部ＢＣ・ＧＮＤ電
源セルとＦｉｘｅｄ・ＧＮＤ電源セル間（但しディジタ
ルのみ、上下間）接続用の端子、左下がりハッチングで
識別する領域はＦｉｘｅｄ・ＧＮＤ電源セル（但しディ
ジタル用）、多数のドットで識別する領域はＦｉｘｅｄ
・ＧＮＤ電源セル（但しアナログ用）、右下がりハッチ
ングで識別する領域は内部ＢＣ・ＧＮＤ電源セル（但し
ディジタル用）を表している。
ップレイアウトの一例である。図３において、白丸は内
部ＢＣ・ＧＮＤ電源セルとＦｉｘｅｄ・ＧＮＤ電源セル
間（但しディジタル・アナログ両方、左右間）接続用の
端子、黒丸１つはＦｉｘｅｄ・ＧＮＤ電源セルとＩ／Ｏ
・ＧＮＤ電源セル間（但しディジタル・アナログ両方、
４方間）接続用の端子、黒丸２つは内部ＢＣ・ＧＮＤ電
源セルとＦｉｘｅｄ・ＧＮＤ電源セル間（但しディジタ
ルのみ、上下間）接続用の端子、左下がりハッチングで
識別する領域はＦｉｘｅｄ・ＧＮＤ電源セル（但しディ
ジタル用）、多数のドットで識別する領域はＦｉｘｅｄ
・ＧＮＤ電源セル（但しアナログ用）、右下がりハッチ
ングで識別する領域は内部ＢＣ・ＧＮＤ電源セル（但し
ディジタル用）を表している。
【００１４】この例では、ディジタル用とアナログ用で
ＧＮＤ電源を別系統としている。すなわちディジタルと
アナログの２種類のＧＮＤ端子を持ち、それぞれの種別
ごとにＧＮＤ端子とＩ／Ｏ及び内部セル間を接続してい
る。また、ディジタル部及びアナログ部へのＧＮＤ電源
供給を別にするため、ディジタル部とアナログ部の内部
セルをＢＣ列単位で完全分離すると共に、ディジタル部
にはディジタル用の電源セルを、アナログ部にはアナロ
グ用の電源セルを配置している。
ＧＮＤ電源を別系統としている。すなわちディジタルと
アナログの２種類のＧＮＤ端子を持ち、それぞれの種別
ごとにＧＮＤ端子とＩ／Ｏ及び内部セル間を接続してい
る。また、ディジタル部及びアナログ部へのＧＮＤ電源
供給を別にするため、ディジタル部とアナログ部の内部
セルをＢＣ列単位で完全分離すると共に、ディジタル部
にはディジタル用の電源セルを、アナログ部にはアナロ
グ用の電源セルを配置している。
【００１５】さらに、Ｉ／Ｏの配置結果から自動的に２
種類の電源供給を実現するため、Ｉ／Ｏの配置後、図４
に示すように、同一種類のＩ／Ｏ間に接続用のスペーサ
セルを配置し、異種Ｉ／Ｏ間のショートを回避している
。なお、一連の電源供給の検証は、例えば同一種類のＩ
／Ｏ ＧＮＤ ダミーセルとスペーサセルとの接続状態
をチェックすればよい。
種類の電源供給を実現するため、Ｉ／Ｏの配置後、図４
に示すように、同一種類のＩ／Ｏ間に接続用のスペーサ
セルを配置し、異種Ｉ／Ｏ間のショートを回避している
。なお、一連の電源供給の検証は、例えば同一種類のＩ
／Ｏ ＧＮＤ ダミーセルとスペーサセルとの接続状態
をチェックすればよい。
【００１６】以上のように、本実施例では、所望のレイ
アウト計画を達成するのにふさわしいピン情報を、任意
に与えることができる。例えば、図５及び図６に示す２
つのレイアウト計画を考えると、４つの電源２１〜２４
のうちの電源２２は、図５のレイアウトの場合にアナロ
グブロックに属し、図６のレイアウトの場合にディジタ
ルブロックに属している。パッケージ固定のピン情報が
何れか一方にしか対応しない場合、あるいは何れにも対
応しない場合には、かかるレイアウト計画を達成できな
い。
アウト計画を達成するのにふさわしいピン情報を、任意
に与えることができる。例えば、図５及び図６に示す２
つのレイアウト計画を考えると、４つの電源２１〜２４
のうちの電源２２は、図５のレイアウトの場合にアナロ
グブロックに属し、図６のレイアウトの場合にディジタ
ルブロックに属している。パッケージ固定のピン情報が
何れか一方にしか対応しない場合、あるいは何れにも対
応しない場合には、かかるレイアウト計画を達成できな
い。
【００１７】本実施例によれば、上記したように、ピン
情報を任意に変更できるので、例えば図５あるいは図６
の何れのレイアウトでもそれにふさわしいピン情報とす
ることができる。したがって、外部ピンの配置に柔軟性
を持たせてることができ、チップ内セルの配置自在性を
より一層向上することができると共に、異なるレイアウ
ト間で、同一のパッケージを定義できるという効果が得
られる。
情報を任意に変更できるので、例えば図５あるいは図６
の何れのレイアウトでもそれにふさわしいピン情報とす
ることができる。したがって、外部ピンの配置に柔軟性
を持たせてることができ、チップ内セルの配置自在性を
より一層向上することができると共に、異なるレイアウ
ト間で、同一のパッケージを定義できるという効果が得
られる。
【００１８】
【発明の効果】本発明によれば、外部ピンの配置に柔軟
性を持たせることができ、チップ内セルの配置自在性を
より一層向上することができる。
性を持たせることができ、チップ内セルの配置自在性を
より一層向上することができる。
【図１】本発明の原理図である。
【図２】一実施例のレイアウト処理フロー図である。
【図３】一実施例の処理によって得られたチップレイア
ウト図である。
ウト図である。
【図４】一実施例のＩ／Ｏ間接続イメージ図である。
【図５】一実施例のレイアウト計画図である。
【図６】一実施例の他のレイアウト計画図である。
【図７】従来例の大まかなレイアウト処理フロー図であ
る。
る。
【図８】従来例のレイアウト処理フロー図である。
１：置換手段
１２：置換手段
Claims (1)
- 【請求項１】半導体集積回路の論理設計情報とパッケー
ジ毎に定められたピン情報とに基づいてチップのレイア
ウトデータを生成する半導体集積回路の設計支援装置に
おいて、前記ピン情報を別のパッケージのピン情報、若
しくは架空のパッケージのピン情報に置き換える置換手
段を備えたことを特徴とする半導体集積回路の設計支援
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055227A JPH04291743A (ja) | 1991-03-20 | 1991-03-20 | 半導体集積回路の設計支援装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055227A JPH04291743A (ja) | 1991-03-20 | 1991-03-20 | 半導体集積回路の設計支援装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291743A true JPH04291743A (ja) | 1992-10-15 |
Family
ID=12992723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3055227A Withdrawn JPH04291743A (ja) | 1991-03-20 | 1991-03-20 | 半導体集積回路の設計支援装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291743A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016025199A (ja) * | 2014-07-18 | 2016-02-08 | セイコーエプソン株式会社 | 回路装置、電子機器及び移動体 |
| CN108304614A (zh) * | 2017-12-27 | 2018-07-20 | 苏州中晟宏芯信息科技有限公司 | 集成电路版图引脚的设置方法及装置 |
-
1991
- 1991-03-20 JP JP3055227A patent/JPH04291743A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016025199A (ja) * | 2014-07-18 | 2016-02-08 | セイコーエプソン株式会社 | 回路装置、電子機器及び移動体 |
| CN108304614A (zh) * | 2017-12-27 | 2018-07-20 | 苏州中晟宏芯信息科技有限公司 | 集成电路版图引脚的设置方法及装置 |
| CN108304614B (zh) * | 2017-12-27 | 2021-10-22 | 苏州中晟宏芯信息科技有限公司 | 集成电路版图引脚的设置方法及装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |