JPS59224158A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS59224158A JPS59224158A JP9910983A JP9910983A JPS59224158A JP S59224158 A JPS59224158 A JP S59224158A JP 9910983 A JP9910983 A JP 9910983A JP 9910983 A JP9910983 A JP 9910983A JP S59224158 A JPS59224158 A JP S59224158A
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- 239000000758 substrate Substances 0.000 claims abstract 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052710 silicon Inorganic materials 0.000 abstract 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発#Jは、集積回路装置に関するものである。
従来、集積側N装置は、トランジスタ、抵抗、コンデン
サなどの素子を不純物拡散等の素子形成工程でlb成し
、その後配線工程で素子を結線することによシ、回路を
構成していた。一般に抵抗はトランジスタのベース拡散
工程で形成していた。
サなどの素子を不純物拡散等の素子形成工程でlb成し
、その後配線工程で素子を結線することによシ、回路を
構成していた。一般に抵抗はトランジスタのベース拡散
工程で形成していた。
したがって抵抗数が多くなるとチップ面積が太きくなり
ていた。また、注弓埋振幅や゛電流の調整などによる抵
抗値の変更や、不純物のドーズ譬の調整などによる抵抗
形成条件の父!J!、勿竹う場合、抵抗としての拡般領
域の、7:@き1足は素子形成工程そのものを変具しな
ければならず、震災後の集積回路装置ができ上るまで4
目当な時間を袈し、IN時間で変更でさない。また抵抗
が、成工程をすぎたものは抵抗イlの変更及び抵抗形成
飛付の変タミができない欠点がめった。
ていた。また、注弓埋振幅や゛電流の調整などによる抵
抗値の変更や、不純物のドーズ譬の調整などによる抵抗
形成条件の父!J!、勿竹う場合、抵抗としての拡般領
域の、7:@き1足は素子形成工程そのものを変具しな
ければならず、震災後の集積回路装置ができ上るまで4
目当な時間を袈し、IN時間で変更でさない。また抵抗
が、成工程をすぎたものは抵抗イlの変更及び抵抗形成
飛付の変タミができない欠点がめった。
この発明は、抵抗を配線形75′(工程後、配縁形成層
上に杷縁欣を形成し、その上に多結晶シリコン抵抗を形
成することによシ、抵抗領域分のテップ面積を小ざくで
さ、また、すべての配線形成工程が利子した後に抵抗を
形成するので抵抗値の変更及び抵抗形成条件の変更が容
易であシ、それにともなう時間の損失が小さくできるS
積回路装置を提供するものである。
上に杷縁欣を形成し、その上に多結晶シリコン抵抗を形
成することによシ、抵抗領域分のテップ面積を小ざくで
さ、また、すべての配線形成工程が利子した後に抵抗を
形成するので抵抗値の変更及び抵抗形成条件の変更が容
易であシ、それにともなう時間の損失が小さくできるS
積回路装置を提供するものである。
以下図面を参照し、本発明をよシ詳細に説明する。第2
図は本発明の一実施例による集積回路装置の断面図で図
において、8は素子形成層、9は素子形成層−I JV
71J配線層間分離ノ餐、10は1層配線層、11は1
層配線層−21−配線層間分離ノ“14.12は2層配
線jジ、13は2層配線%)−抵抗形成ノー間分離層、
14は抵抗形成層、J5はチップ保護層である。本実施
例に卦いては図より+g4らかなように素−F形成層で
抵抗を形成ぜすに抵抗i14成1ψ1で抵抗を形成する
ことによpチップ面積を小さくできる。
図は本発明の一実施例による集積回路装置の断面図で図
において、8は素子形成層、9は素子形成層−I JV
71J配線層間分離ノ餐、10は1層配線層、11は1
層配線層−21−配線層間分離ノ“14.12は2層配
線jジ、13は2層配線%)−抵抗形成ノー間分離層、
14は抵抗形成層、J5はチップ保護層である。本実施
例に卦いては図より+g4らかなように素−F形成層で
抵抗を形成ぜすに抵抗i14成1ψ1で抵抗を形成する
ことによpチップ面積を小さくできる。
第3図は本発明の他の実施例でイ)る。第3図において
、16は素子形成ノー、17け先仔形成JQテで形成し
ている抵抗領域、18は素子形成層−17ψ配線層間分
離j曽、19は1層配線層、20け11t’j配線層−
2ノ〜配線層間分離層、21は2層配線層、22は2層
配;糊胸−C1: J′A:形放層間分煎M、23d:
抵抗形成層、24 rj:チン・フ保訂1(・マで之・
る。本実前例においては、素子形成層で抵抗を形成し1
、さらに抵抗形成層も形成する。こ)1.け抵抗がトラ
ンジスタと同一形成条件でなければならないものとそう
でないものが、ともに有る始合である。この」ハ合も抵
抗形成層に形成する抵抗領域分だけチップ面積を/JX
さくできる。
、16は素子形成ノー、17け先仔形成JQテで形成し
ている抵抗領域、18は素子形成層−17ψ配線層間分
離j曽、19は1層配線層、20け11t’j配線層−
2ノ〜配線層間分離層、21は2層配線層、22は2層
配;糊胸−C1: J′A:形放層間分煎M、23d:
抵抗形成層、24 rj:チン・フ保訂1(・マで之・
る。本実前例においては、素子形成層で抵抗を形成し1
、さらに抵抗形成層も形成する。こ)1.け抵抗がトラ
ンジスタと同一形成条件でなければならないものとそう
でないものが、ともに有る始合である。この」ハ合も抵
抗形成層に形成する抵抗領域分だけチップ面積を/JX
さくできる。
本発明による集積回路装置は従来の集積回路装置と比較
して抵抗形成ノーに形成する抵抗領域分チップ面桓を小
さくでき、さらに抵抗を形成するのは集積回路装置を構
成する最終工程であるため抵抗値の変更及び抵抗形成ノ
ーを変更する場合、抵抗形成層以前の工程にもどる必要
がなく、それら変更にともなう時間の損失がJ・さい。
して抵抗形成ノーに形成する抵抗領域分チップ面桓を小
さくでき、さらに抵抗を形成するのは集積回路装置を構
成する最終工程であるため抵抗値の変更及び抵抗形成ノ
ーを変更する場合、抵抗形成層以前の工程にもどる必要
がなく、それら変更にともなう時間の損失がJ・さい。
以上説明したとおり、本発明によれは素子及び配線形成
後の工程において多結晶シリコン抵抗を形成することに
より、抵抗形成層に形成する抵抗外だけチップ面積を小
さくでき、捷だ抵抗値の変更及び抵抗形成条件の変更が
容易に行うことができる。
後の工程において多結晶シリコン抵抗を形成することに
より、抵抗形成層に形成する抵抗外だけチップ面積を小
さくでき、捷だ抵抗値の変更及び抵抗形成条件の変更が
容易に行うことができる。
第1図は7従来の集積回路装置の断面図、第2図、第3
図は本発明の各実施例による集積回路装置の断面図であ
る。 1.8.16・・・・・・素子形成層、2.17・・・
・・・素子形成ノーで形成している抵抗領域、3,9.
18・・・・・・素子形成層−1層配線層間分離層、4
,1019 ・・・・・・ 1 ノ曽自己線層、 5
. 11. 20 ・・・・・・ 1 ノψi配
#5層−2層配線層間分離層、6,12.21・・・・
・・2層配線層、13.22・・・・・・2層配線層−
抵抗形成層間分離層、14.23・・・・・・抵抗形成
層、7゜15.24・・・・・・チップ保護j曽。 ゛・乳・ン°・
図は本発明の各実施例による集積回路装置の断面図であ
る。 1.8.16・・・・・・素子形成層、2.17・・・
・・・素子形成ノーで形成している抵抗領域、3,9.
18・・・・・・素子形成層−1層配線層間分離層、4
,1019 ・・・・・・ 1 ノ曽自己線層、 5
. 11. 20 ・・・・・・ 1 ノψi配
#5層−2層配線層間分離層、6,12.21・・・・
・・2層配線層、13.22・・・・・・2層配線層−
抵抗形成層間分離層、14.23・・・・・・抵抗形成
層、7゜15.24・・・・・・チップ保護j曽。 ゛・乳・ン°・
Claims (1)
- 半導体基板中に複数の半纏体素子全鳴し、半導体基板上
に形成し−た記録層で前記値数の半導体素子間を接続し
た集積回路装置において、前記配線層上に多結晶シリコ
ン抵抗を形成したことを特徴とする集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9910983A JPS59224158A (ja) | 1983-06-03 | 1983-06-03 | 集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9910983A JPS59224158A (ja) | 1983-06-03 | 1983-06-03 | 集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59224158A true JPS59224158A (ja) | 1984-12-17 |
Family
ID=14238654
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9910983A Pending JPS59224158A (ja) | 1983-06-03 | 1983-06-03 | 集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59224158A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5275963A (en) * | 1990-07-31 | 1994-01-04 | International Business Machines Corporation | Method of forming stacked conductive and/or resistive polysilicon lands in multilevel semiconductor chips and structures resulting therefrom |
EP0598101A1 (en) * | 1992-06-05 | 1994-05-25 | United States Department Of Energy | Process for forming synapses in neural networks and resistor therefor |
-
1983
- 1983-06-03 JP JP9910983A patent/JPS59224158A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5275963A (en) * | 1990-07-31 | 1994-01-04 | International Business Machines Corporation | Method of forming stacked conductive and/or resistive polysilicon lands in multilevel semiconductor chips and structures resulting therefrom |
US5381046A (en) * | 1990-07-31 | 1995-01-10 | International Business Machines Corporation | Stacked conductive resistive polysilicon lands in multilevel semiconductor chips |
EP0598101A1 (en) * | 1992-06-05 | 1994-05-25 | United States Department Of Energy | Process for forming synapses in neural networks and resistor therefor |
EP0598101A4 (en) * | 1992-06-05 | 1995-11-15 | Us Energy | METHOD FOR PRODUCING SYNAPSES IN NEURONAL NETWORKS AND RESISTANCE THEREFOR. |
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