JP2690617B2 - マスタースライス方式半導体集積回路装置 - Google Patents
マスタースライス方式半導体集積回路装置Info
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- JP2690617B2 JP2690617B2 JP2311801A JP31180190A JP2690617B2 JP 2690617 B2 JP2690617 B2 JP 2690617B2 JP 2311801 A JP2311801 A JP 2311801A JP 31180190 A JP31180190 A JP 31180190A JP 2690617 B2 JP2690617 B2 JP 2690617B2
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- JP
- Japan
- Prior art keywords
- pattern
- mask
- integrated circuit
- semiconductor integrated
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Design And Manufacture Of Integrated Circuits (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマスタースライス方式半導体集積回路装置に
関する。
関する。
一般にマスタースライス方式半導体集積回路装置は、
第３図に示すように、半導体チップの中央部にトランジ
スタ等の素子からなる基本セル１をＸ方向と、Ｙ方向に
行列状に配置した内部セル領域２と、内部セル領域２の
外周に配設した入出力回路領域３と、更にその外周部に
配列したボンディングパッド４と、半導体チップの隅に
配置したマスクの位置合わせ用の目合せパターン５を備
えて構成され、品種別配線形成工程により基板上に形成
されたパターンに対して各品種別電源配線形成工程マス
クを使用し、目合せパターン５によりマスクを位置合わ
せして電源配線を形成していた。
第３図に示すように、半導体チップの中央部にトランジ
スタ等の素子からなる基本セル１をＸ方向と、Ｙ方向に
行列状に配置した内部セル領域２と、内部セル領域２の
外周に配設した入出力回路領域３と、更にその外周部に
配列したボンディングパッド４と、半導体チップの隅に
配置したマスクの位置合わせ用の目合せパターン５を備
えて構成され、品種別配線形成工程により基板上に形成
されたパターンに対して各品種別電源配線形成工程マス
クを使用し、目合せパターン５によりマスクを位置合わ
せして電源配線を形成していた。
第４図は従来のマスタースライス方式半導体集積回路
装置一例を示す目合せパターンの拡大レイアウト図であ
る。
装置一例を示す目合せパターンの拡大レイアウト図であ
る。
第４図に示すように、マスクの位置合せを調整する目
合せパターンとして、幅の違う目合せパターンD1，D2と
D3，D4とを用いる。まず前工程において、Ｘ方向にパタ
ーンD1を、Ｙ方向にパターンD3をそれぞれ棒状の中心ピ
ッチl1で等間隔に配置した品種別配線形成工程用のマス
クにより、パターンを基板上に形成する。
合せパターンとして、幅の違う目合せパターンD1，D2と
D3，D4とを用いる。まず前工程において、Ｘ方向にパタ
ーンD1を、Ｙ方向にパターンD3をそれぞれ棒状の中心ピ
ッチl1で等間隔に配置した品種別配線形成工程用のマス
クにより、パターンを基板上に形成する。
次に、後工程では、Ｘ方向にパターンD2を、Ｙ方向に
パターンD4をそれぞれ棒状の中心ピッチl2（l1とは違う
ピッチ）で等間隔に配置した電源配線形成工程用のマス
クを基板上に重ね、前工程で基板上に形成したパターン
D1，D3のそれぞれの中心に、マスクに配置されたパター
ンD2，D4の真ん中の棒のみ中心を一致させた状態で、基
板上の目合せパターンとマスクの目合せパターンとの棒
状の中心の重なり位置a0，a1，a2，a3，a4，a5，a6を調
べることによって、X,Y両方向のマスクの位置合せの調
整をしている。
パターンD4をそれぞれ棒状の中心ピッチl2（l1とは違う
ピッチ）で等間隔に配置した電源配線形成工程用のマス
クを基板上に重ね、前工程で基板上に形成したパターン
D1，D3のそれぞれの中心に、マスクに配置されたパター
ンD2，D4の真ん中の棒のみ中心を一致させた状態で、基
板上の目合せパターンとマスクの目合せパターンとの棒
状の中心の重なり位置a0，a1，a2，a3，a4，a5，a6を調
べることによって、X,Y両方向のマスクの位置合せの調
整をしている。
また、各電源配線形成工程に使用するマスクの位置合
せを調整する目合せパターンは、各品種の電源配線形成
工程のD1，D2，D3，D4の棒状パターンを同一のパターン
領域に配置している。
せを調整する目合せパターンは、各品種の電源配線形成
工程のD1，D2，D3，D4の棒状パターンを同一のパターン
領域に配置している。
上述した従来のマスタースライス方式半導体集積回路
装置では、基板上にあらかじめ所定の基本素子を形成す
る共通工程以後の品種別配線形成工程においては、品名
のパターンを識別することにより、各コード間のマスク
の使用間違いを防いでいるが品種別配線形成工程以後の
各電源配線形成工程用マスクは、同一のパターン領域に
設けられた目合せパターンでマスクの位置合せを行うた
め、マスクの品名コードのみで品種を識別しており、マ
スクの使用間違いは明確には判らないという問題があっ
た。
装置では、基板上にあらかじめ所定の基本素子を形成す
る共通工程以後の品種別配線形成工程においては、品名
のパターンを識別することにより、各コード間のマスク
の使用間違いを防いでいるが品種別配線形成工程以後の
各電源配線形成工程用マスクは、同一のパターン領域に
設けられた目合せパターンでマスクの位置合せを行うた
め、マスクの品名コードのみで品種を識別しており、マ
スクの使用間違いは明確には判らないという問題があっ
た。
本発明の構成は、基板上にあらかじめ所定の基本素子
を形成する共通工程とこの共通工程以後の品種別配線形
成工程と電源配線形成工程とを経て所望のパターンが形
成され、これらの配線形成工程で用いるマスクの位置合
せ用目合わせパターンを半導体チップの複数個所に有す
るマスタースライス方式半導体集積回路装置において、
前記品種別配線形成工程で用いるマスクの目合せパター
ンと前記電源配線形成工程で用いるマスクの目合せパタ
ーンとを配置するパターン領域を、品種別に、第１のパ
ターン領域およびこの第１のパターン領域とは異なる位
置の第２のパターン領域にずらして配置したことを特徴
とする。
を形成する共通工程とこの共通工程以後の品種別配線形
成工程と電源配線形成工程とを経て所望のパターンが形
成され、これらの配線形成工程で用いるマスクの位置合
せ用目合わせパターンを半導体チップの複数個所に有す
るマスタースライス方式半導体集積回路装置において、
前記品種別配線形成工程で用いるマスクの目合せパター
ンと前記電源配線形成工程で用いるマスクの目合せパタ
ーンとを配置するパターン領域を、品種別に、第１のパ
ターン領域およびこの第１のパターン領域とは異なる位
置の第２のパターン領域にずらして配置したことを特徴
とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すレイアウト図であ
る。
る。
第１図に示すように、品種別配線形成工程であるECL
回路用のブロック配線形成工程（以下前工程と記す）に
使用するマスクの目合せパターンB1，B3と、ECL回路用
の電源配線形成工程（以下後工程と記す）に使用するマ
スクの目合せパターンB2，B4をＸ方向とＹ方向に従来例
と同様のピッチと配置で設けてＬ字型の第１のパターン
領域６内に形成し、ECL及びTTL回路の混在する品種の前
工程に使用するマスクのパターンC1，C3とECL及びTTL回
路の混在する品種の後工程に使用するマスクの目合せパ
ターンC2，C4を第１のパターン領域６に隣接するＬ字型
の第２のパターン領域７内に形成した目合せパターンを
半導体チップの隅に半導体チップの中心に対して点対称
な関係となるようにもう１つ配置するパターンを有して
配置する。
回路用のブロック配線形成工程（以下前工程と記す）に
使用するマスクの目合せパターンB1，B3と、ECL回路用
の電源配線形成工程（以下後工程と記す）に使用するマ
スクの目合せパターンB2，B4をＸ方向とＹ方向に従来例
と同様のピッチと配置で設けてＬ字型の第１のパターン
領域６内に形成し、ECL及びTTL回路の混在する品種の前
工程に使用するマスクのパターンC1，C3とECL及びTTL回
路の混在する品種の後工程に使用するマスクの目合せパ
ターンC2，C4を第１のパターン領域６に隣接するＬ字型
の第２のパターン領域７内に形成した目合せパターンを
半導体チップの隅に半導体チップの中心に対して点対称
な関係となるようにもう１つ配置するパターンを有して
配置する。
第２図は本発明を使用したマスタースライス方式半導
体集積回路の一例を示すレイアウト図である。
体集積回路の一例を示すレイアウト図である。
第２図に示すようにECL回路用の前工程に使用するマ
スクの目合せパターンB1，B3を第１のパターン領域６に
設けた後に、第２のパターン領域７に設けたECL及びTTL
回路の混在する品種の後工程に使用するマスクの目合せ
パターンC2，C4を合わせようとする場合で、複数個所の
目合せパターンを同時に合せることができないため後工
程に使用するマスクが不適切であることが判定できる。
スクの目合せパターンB1，B3を第１のパターン領域６に
設けた後に、第２のパターン領域７に設けたECL及びTTL
回路の混在する品種の後工程に使用するマスクの目合せ
パターンC2，C4を合わせようとする場合で、複数個所の
目合せパターンを同時に合せることができないため後工
程に使用するマスクが不適切であることが判定できる。
また、同様に、ECL及びTTL回路の混在する品種の前工
程に使用するマスクのパターンC1，C3を第２のパターン
領域７に設けた後に、第１のパターン領域６に設けたEC
L回路用の後工程に使用するマスクの目合せパターン
B2，B4を合せようとした場合にも同様にマスクの不適切
な組合せが判別できる。
程に使用するマスクのパターンC1，C3を第２のパターン
領域７に設けた後に、第１のパターン領域６に設けたEC
L回路用の後工程に使用するマスクの目合せパターン
B2，B4を合せようとした場合にも同様にマスクの不適切
な組合せが判別できる。
なお、本実施例では２種類のマスクの目合せパターン
について述べたが、３種類以上のマスクの目合せパター
ンに対しても第3,第４…のパターン領域を形成すること
により対応できる。
について述べたが、３種類以上のマスクの目合せパター
ンに対しても第3,第４…のパターン領域を形成すること
により対応できる。
以上説明したように本発明は、品種別配線形成工程お
よび電源配線形成工程用マスクの目合せパターンを品種
別に異なるパターン領域に設けることにより、電源配線
形成工程の前工程に用いるマスクと後工程に用いるマス
クの組合せの間違いが、マスクの位置合せを調整する作
業時に、明確に判別できるという効果を有する。
よび電源配線形成工程用マスクの目合せパターンを品種
別に異なるパターン領域に設けることにより、電源配線
形成工程の前工程に用いるマスクと後工程に用いるマス
クの組合せの間違いが、マスクの位置合せを調整する作
業時に、明確に判別できるという効果を有する。
第１図は本発明の一実施例を示すレイアウト図、第２図
は本発明を使用したマスタースライス方式半導体集積回
路装置の一例を示すレイアウト図、第３図はマスタース
ライス方式半導体集積回路装置の一例を示すレイアウト
図、第４図は従来のマスタースライス方式半導体集積回
路装置の一例を示す目合せパターンの拡大レイアウト図
である。 １……基本セル、２……内部セル領域、３……入出力回
路領域、４……ボンディングパッド、５……目合せパタ
ーン、６……第１のパターン領域、７……第２のパター
ン領域、B1，B3，C1，C3，D1，D3……前工程の棒状パタ
ーン、B2，B4，C2，C4，D2，D4……後工程の棒状パター
ン、l1……前工程パターンのピッチ、l2……後工程パタ
ーンのピッチ、a0，a1，a2，a3，a4，a5，a6……マスク
合せ調整寸法。
は本発明を使用したマスタースライス方式半導体集積回
路装置の一例を示すレイアウト図、第３図はマスタース
ライス方式半導体集積回路装置の一例を示すレイアウト
図、第４図は従来のマスタースライス方式半導体集積回
路装置の一例を示す目合せパターンの拡大レイアウト図
である。 １……基本セル、２……内部セル領域、３……入出力回
路領域、４……ボンディングパッド、５……目合せパタ
ーン、６……第１のパターン領域、７……第２のパター
ン領域、B1，B3，C1，C3，D1，D3……前工程の棒状パタ
ーン、B2，B4，C2，C4，D2，D4……後工程の棒状パター
ン、l1……前工程パターンのピッチ、l2……後工程パタ
ーンのピッチ、a0，a1，a2，a3，a4，a5，a6……マスク
合せ調整寸法。
Claims (1)
- 【請求項１】基板上にあらかじめ所定の基本素子を形成
する共通工程とこの共通工程以後の品種別配線形成工程
と電源配線形成工程とを経て所望のパターンが形成さ
れ、これらの配線形成工程で用いるマスクの位置合せ用
目合わせパターンを半導体チップの複数個所に有するマ
スタースライス方式半導体集積回路装置において、前記
品種別配線形成工程で用いるマスクの目合せパターンと
前記電源配線形成工程で用いるマスクの目合せパターン
とを配置するパターン領域を、品種別に、第１のパター
ン領域およびこの第１のパターン領域とは異なる位置の
第２のパターン領域にずらして配置したことを特徴とす
るマスタースライス方式半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311801A JP2690617B2 (ja) | 1990-11-16 | 1990-11-16 | マスタースライス方式半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311801A JP2690617B2 (ja) | 1990-11-16 | 1990-11-16 | マスタースライス方式半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04186672A JPH04186672A (ja) | 1992-07-03 |
| JP2690617B2 true JP2690617B2 (ja) | 1997-12-10 |
Family
ID=18021598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2311801A Expired - Lifetime JP2690617B2 (ja) | 1990-11-16 | 1990-11-16 | マスタースライス方式半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690617B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6236821A (ja) * | 1985-08-12 | 1987-02-17 | Hitachi Ltd | 内部位置合せパタ−ンを有するｌｓｉ |
| JPH0242741A (ja) * | 1988-08-01 | 1990-02-13 | Nec Corp | 半導体装置 |
| JPH02150014A (ja) * | 1988-11-30 | 1990-06-08 | Sony Corp | 露光位置合わせ方法 |
-
1990
- 1990-11-16 JP JP2311801A patent/JP2690617B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04186672A (ja) | 1992-07-03 |
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