JPH0230163A - マスタスライス型半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明はマスタスライス型半導体集積回路装置（ＬＳ　
Ｉ　＞に係り、特にマスタスライス型ＬＳＩの入／出力
セル（以下、Ｉ１０セルという。）およびその製造方法
に関し、 マスク１層カスタマイズ方式をＩ１０セル領域に適用し
て容易かつ短期間で製造しうるマスタスライス型ＬＳＩ
およびその製造方法を提供することを目的とし、 請求項１記載の発明は、複数のベーシックセル列が一定
方向に配列されて形成されるベーシックセル領域および
外周端部に沿って複数の入出力セルが配列されて形成さ
れる入出力セル領域を含むマスタチップと、前記ベーシ
ックセル領域および入出力セル領域に配線される第１層
配線および第２層配線と、を価えたマスタスライス型半
導体集積回路装置において、前記入出力セル領域におけ
る第１層配線は前記マスタチップ側に形成された固定配
線であり、前記入出力セル領域における第２層配線は当
該入出力セル領域に適用される入出力回路形式に応じて
変更可能な可変配線により構成する。

請求項２記載の発明は、マスタチップ上に任意の配線パ
ターンを形成して半導体集積回路を製造するマスタスラ
イス型半導体集積回路装置の製造方法において、前記マ
スタチップ上にトランジスタ拡散領域、その上層に固定
パターンの第１層配線、この第１層配線と前記トランジ
スタ拡散領域とを結ぶコンタクトホールおよび第２層配
線に結ばれるべき配線増量スルーホールを予め形成して
おく工程と、次いで、前記配線層間スルーホール相互間
を任意の可変配線パターンで結線する第２層配線を形成
する工程とにより構成する。

請求項３記載の発明は、前記第２層配線を、マスタチッ
プの形成工程において第２層の全面に導電膜を予め形成
しておき、第２層配線の形成工程において任意の配線パ
ターニング処理を施して形成するよう構成する。

〔産業上の利用分野〕

本発明はマスタスライス型ＬＳＩに係り、特にマスタス
ライス型ＬＳＩのＩ１０セルおよびその！ｌｌｉ！遣方
法に関する。

マスタスライス型ＬＳＩは、各種ゲートアレイの製造に
適している。マスタスライス型ＬＳＩはＬＳＩの拡散層
を共通パターン化してマスタチップを作成しておき、配
線層だけをユーザから要求される仕様に応じて個別的に
設計することにより製造される多品種少量生産向けのＬ
ＳＩである。

このマスタスライス型ＬＳＩによれば、拡散層の共通パ
ターン化によりＬＳＩの納期の短縮化を図ることができ
る。

最近では、さらにＬＳＩの納期の短縮化が要請され、配
線パターニングに際してマスク１層カスタマイズ方式を
採用することが要求されている。

マスク１層カスタマイズ方式とは、マスタチップ上に１
層分のカスタムマスク（ユーザ仕様の配線パターンマス
ク）を用いて配線パターンを形成する方式のことである
。この方式によれば、配線パターンの共通化をも図るこ
とができるなめ、ＬＳＩの製造および納期の短縮化を促
進することが可能となる。

〔従来の技術〕

第２３図にＣＭＯＳゲートアレイのマスタスライス型Ｌ
ＳＩの概要を示す。

マスタスライス型ＬＳＩ１００は、１つの半導体基板上
にベーシックセル領域１０１およびＩ１０セル領域１０
２を予め形成してマスタチップ１０３を作っておき、ベ
ーシックセル領域１０１およびＩ１０セル領域１０２上
にユーザの注文に応じて配線パターンを形成して完成す
る。

ベーシックセル領域１０１は、ＣＭＯＳトランジスタを
用いた２つのベーシックセル１０４゜１０５を一対とし
てＹ方向に複数並べて１列のベーシックセル列１０６を
形成し、そのベーシックセル列１０６がＸ方向に所定間
隔を置いて複数配列されて構成される。いわゆる、ダブ
ルカラム構造と呼ばれるものである。

Ｉ１０セル領域１０２はマスタチップ１０３の外周端に
沿って複数のＩ１０セル１０７が配列されてなる。

配線パターニングは、大別してベーシックセル領域１０
１に対する処理とＩ１０セル領域１０２に対する処理の
２つある。ベーシックセル領域１０１に対する配線パタ
ーニングは、第１層配線、第２層配線、トランジスタ拡
散領域と第１層配線とのコンタクトホール、第１層配線
と第２層配線との配線層間スルーホールの合計４層のカ
スタムマスクを用いて行われていた。カスタムマスクと
は、ユーザの希望する配線パターニング用のマスクのこ
とである。また、Ｉ１０セル領域１０２に対する配線パ
ターニングは、入力端子、出力端子、双方向端子、電源
端子およびＧＮＤ端子等についてそれぞれ個別のカスタ
ムマスクを用いて行われていた。

〔発明が解決しようとする課題〕

上記従来のマスタスライス型ＬＳＩ１００においては、
ベーシックセル領域１０１に対して４層分のカスタムマ
スクパターンを必要とし、Ｉ１０セル領域１０２に対し
ては少なくとも５種類のカスタムマスクパターンを必要
とする。

このように複数種類のカスタムマスクパターンを用意す
ることは配線パターンの設計、製造の煩雑化、工程数の
増加を招来する。このことは、ＬＳＩの納期短縮化の要
請に充分応じられないことを意味する。

特に、Ｉ１０セル領域１０２についてはカスタムマスク
パターンを多く必要とすることから、配線パターニング
の簡素化が要求されている。

そこで、本発明はマスク１層カスタマイズ方式をＩ１０
セル領域に適用して容易かつ短期間で製造しうるマスタ
スライス型ＬＳＩおよびその製造方法を提供することを
目的とする。

〔課題を解決するための手段〕

上記課題を解決するために、請求項１記載の発明は、複
数のベーシックセル列が一定方向に配列されて形成され
るベーシックセル領域および外周端部に沿って複数の入
出力セルが配列されて形成される入出力セル領域を含む
マスタチップと、前記ベーシックセル領域および入出力
セル領域に配線される第１層配線および第２層配線と、
を備えたマスタスライス型ＬＳＩにおいて、前記入出力
セル領域における第１層配線は前記マスタチップ側に形
成された固定配線であり、前記入出力セル領域における
第２層配線は当該入出力セル領域に適用される入出力回
路形式に応じて変更可能な可変配線として構成する。

請求項２記載の発明は、マスタチップ上に任意の配線パ
ターンを形成してＬＳＩを製造するマスタスライス型Ｌ
ＳＩの製造方法において、前記マスタチップ上にトラン
ジスタ拡散領域、その上層に固定パターンの第１層配線
、この第１層配線と前記トランジスタ拡散領域とを結ぶ
コンタクトホールおよび第２層配線に結ばれるべき配線
層間スルーホールを予め形成しておく工程と、次いで、
前記配線層間スルーホール相互間を任意の可変配線パタ
ーンで結線する第２層配線を形成する工程と、を備えて
構成する。

請求項３記載の発明は、第２層配線を、マスタチップの
形成工程において第２層の全面に導電膜を予め形成して
おき、第２層配線の形成工程において任意の配線パター
ニング処理を施して形成するよう構成する。

〔作用〕

請求項１記載の発明によれば、トランジスタ拡散領域、
固定パターンの第１層配線、可変パターンの第２層配線
、コンタクトホール、配線層間スルーホールが予めマス
タチップ側に形成され、配線パターニングは必要な配線
層間スルーホール相互間を任意の可変配線パターンによ
り結線されるため、第２層についての１層分のみのマス
クパターンを用意することで希望のＬＳＩを完成しうる
。

このように、１層分のマスクパターンのみでよいことか
ら、容易に設計、製造が可能であり、納期短縮化を図り
うる。

請求項２記載の発明によれば、上記と同様に設計、製造
の容易化、簡素化が可能である。

請求項３記載の発明によれば、マスタチップ作成時に予
め導電膜を全面に形成しておくため、配線パターニング
処理工程を削減できる。配線パターニング時に導ｔＳの
形成が不要となるからである。

〔実施例〕

次に、本発明の実施例を図面に基づいて説明する。

以下、本発明に係るマスタスライス型ＬＳＩの構成、応
用回路例、設計装置および製造方法の順で説明する。

マスタスライス型ＬＳＩの まず、本発明に係るマスタスライス型ＬＳＩの全体構成
について説明する。

第１図に、ＣＭＯＳゲートアレイのマスタスライス型Ｌ
ＳＩの概要とその各部の詳細とを併記した図を示す、こ
の第１図において、第２３図と対応する部分には同一の
符号を附して以下説明する。

マスタチップ１０３上にはベーシックセル領域１０１、
配線チャネル１０８、Ｉ１０セル領域１０２が形成され
ている。

ベーシックセル領域１０１は、２個一対のベーシックセ
ル１０４，１０５が並列的にＹ方向に配列されて１つの
ベーシックセル列１０６を形成し、そのベーシックセル
列１０６がＸ方向に所定間隔を置いて複数配列されてな
る。従来同様に、ダブルカラム構造で配列されている。

ベーシックセル１０４．１０５はそれぞれ２個のＣＭＯ
Ｓトランジスタ２０ａ、２０ｂで構成される。ベーシッ
クセル１０４と１０５との間にはセル間配線層領域（第
１層固定パターン）３０が設けられている。

Ｙ方向に隣接するＣＭＯＳトランジスタ２０ａ。

２０ｂ同士の間にはバイパス配線領域４０が形成されて
いる。したがって、ＣＭＯＳトランジスタ２０ａ、２０
ｂとバイパス配線領域４０とは交互に繰返されるパター
ンでＹ方向に配列されている。

５０は各ＣＭＯＳトランジスタ２０ａ、２０ｂの端部配
線領域である。セル間配線層領域３０、バイパス配線領
域４０、端部配線領域５０は所定の配線長で設定され、
相互に結線はされていない。

配線チャネル１０８は、第１図に示すように、所定配線
長単位で配線されており、セル間配線層領域３０より幅
広（約２倍以上）の領域で形成されている。ベーシック
セル列１０６はこのＩ１０セル領域１０２を間にしてＸ
方向に交互の繰返しパターンで配置される。

Ｉ１０セル１０７は、第１図に示す回路を基本単位とし
てマスタチップ１０３の外周端に沿って複数配列されて
いる。このＩ１０セル１０７の個々の実装パターンの詳
細を第２図に示す。

第２図（ａ）に示すように、個々のＩ１０セル１０７内
には、大別して３つのＭＯＳトランジスタ拡散領域が形
成されている。各構成要素を列挙すると次の通りである
。すなわち、例えば出力バッファ用ＮチャネルＭＯＳト
ランジスタＴＮ１〜Ｔ　Ｎ　６と、同じくＰチャネルＭ
　ＯＳ　＋−ランジスタ′「Ｐ　〜ＴＰ６と、入カブル
アツブ用ＰチャネルＭＯＳトランジスタＴＵＰと、入力
プルダウン用ＮチャネルＭＯＳトランジスタＴＰＤであ
る。各トランジスタにおいて、第２図（ｂ）に示すよう
に、Ｇはゲート、Ｄはドレイン、Ｓはソースである。

また、ＰＡＤはボンデインクバット、■ｃｏは電源電圧
、ＧＮＤは接地電圧である。

さらに、各トランジスタと第１層配線９は“白丸”のコ
ンタクトホール１０により、第１層配線９と第２層配線
１１とは“黒丸”の配線層間スルーホール１２により接
続される。但し、第２層配線１１はベーシックセル領域
１０１の形成工程とは別にユーザ仕様でカスタムマスク
によりパターニングされる。

加えて、ＩＮは入力バッファ内部端子、ＣＩはりロック
バッファ内部端子、ＯＰは出力バッファ内部端子、ＯＮ
は出力バッファ内部端子である。

なお、各部の接続関係は第２図より明らかであるので説
明は省略する。

次に、第３図に第２図の実装パターンの等価回路を参考
のために示す、トランジスタ拡散領域ＴＮ　　〜ＴＮ　
　、ＴＰ１〜ＴＰ６．ＴＰＵ。

ＴＰＤをシンボリックに示したほかは第２図と同様の内
容であるので説明を省略する。

第４図は、カスタムマスクパターンによる第２層配線１
１の配線領域、すなわちプログラムポイントを示したも
のであり、各プログラムポイント１３は枠内で任意の第
２層配線１１同士がカスタムマスクによりパターニング
される。

五皿皿血」 次に、以上のマスタスライス型ＬＳＩ１００におけるＩ
１０セル１０７のパターン例を各種応用回路と共に説明
する。

１）入力バッファ回路 第５図は入力バッファ回路のパターン図であり、第６図
はその等価回路図である。

第５図において、カスタムマスクによって形成された接
続部を斜線で示す、また、第６図では同じく太線で接続
部を示す、以下、各図において同様である。

第５図、第６図において、パッドＰＡＤから入力された
信号は、直接ＩＮ端子を通してＩ１０セルへ供給される
。ゲートをＯＦＦされた出力バッファ用ＭＯ３）ランジ
スタＴＰ　　〜ＴＰ６゜ＴＮ　　〜ＴＮ６が接続されて
いるのは、それらのソースＳ、ドレインＤのＰＮ接合に
よる寄生ダイオードを付加し、静電気に対する保護回路
として使用するためである。

２）プルアップあるいはプルダウン抵抗付の入力バッフ
ァ回路 第７図はプルアップ抵抗付の入力バッファ回路のパター
ン図であり、第８図はその等価回路図である。また、第
９図はプルダウン抵抗付の入力バッファ回路のパターン
図であり、第１０図はその等価回路図である。第７図お
よび第８図におけるプルアップ抵抗、第９図および第１
０図におけるプルダウン抵抗は、それぞれ入カブルアツ
ブ抵抗用ＭＯＳトランジスタＴＰＵ、入力プルダウン抵
抗用ＭＯＳトランジスタＴＰＤをノーマリイーオン状態
で使用するものであり、抵抗値はＭＯＳトランジスタの
サイズにより適宜設定し得るものである。

３）出力バッファ回路 第１１図は出力バッファ回路のパターン図であり、第１
２図はその等価回路図である。第１１図、第１２図にお
いて０Ｐｆ４Ａ子、ＯＮ端子から出力信号が供給され、
接続する出力バッファ用ＭＯ３）ランジスタＴＰ　　〜
ＴＰ６１ＴＮ１〜Ｔ　Ｎ　ｅのゲ−トをオフさせること
により、希望する駆動能力を構成することができる。

４）双方向バッファ回路 第１３図は双方向バッファ回路のパターン図であり、第
１４図はその等価回路図である。この双方向バッファ回
路は第５図、第６図に示されている入力バッファ回路と
、第１１図、第１２図に示されている出力バッファ回路
とをあわせたものである。そして、この双方向バッファ
回路には、プルアップ抵抗あるいはプルダウン抵抗を接
続することも可能である。

５）クロックバッファ回路 第１５図はクロックバッファ回路のパターン図であり、
第１６図はその等価回路図である。このクロック・バッ
ファ回路は、内部セルの大負荷を駆動するためにその規
模が大きくなり、内部セルで構成することが困難であり
、これを周辺の入出力回路部で構成することで、チップ
面積の削減を可能とするものである。したがってＯＰ端
子、ＯＮ＠子に内部セルからの信号が入り、ＣＩ端子を
通して内部セルヘクロツタ信号が供給される。

６）電源電圧供給回路 第１７図は電源電圧供給回路のパターン図であり、第１
８図はその等価回路図である。

７）接地電圧供給回路 第１９図は接地電圧供給回路のパターン図であり、第２
０図はその等価回路図である。

１北ｘ厘 次に、マスタスライス型ＬＳＩ１００の設計装置につい
て述べる。

第２１図に、マスタスライス型ＬＳＩ１００の設計装置
の概要図を示す。設計装置２００は基本構成マスクパタ
ーン記憶手段２０１と、配線マスクパターン記憶手段２
０２と、パターン合成手段２０３とからなる。基本構成
マスクパターン記憶手段２０１に格段されている基本構
成マスクパターン情報と、配線マスクパターン記憶手段
２０２に格納されている配線マスクパターン情報とをパ
ターン合成手段２０３によって読み出して組み合わせ、
パターン合成することによってＬＳＩの入出力回路のマ
スクパターン２０４を設計する。

そして、上記のコンタクトホール１０、第１層配線９、
配線層間スルーホール１２、第２層配線１１を形成する
には、それぞれ対応した４種のマスクからなる基本構成
マスクパターン情報が必要である。この基本構成マスク
パターン情報は上記の基本構成マスクパターン記憶手段
２０２に格納されている。基本構成マスクパターン上に
組み合わされるべき複数種類の１層配線に関する配線マ
スクパターン情報は配線マスクパターン記憶手段３に格
納されている。ここで入出力回路の種類としては、第４
図〜第２０図に示した入力バッファ回路、出力バッファ
回路、双方向バッファ回路、クロックバヅファ回路、電
源電圧供給回路、接地電圧供給回路等がある。なお、−
点鎖線でｖｆＵよれな部分は入力保護回路を示している
。

基板上に配設された入出力回路の構成素子間に所定の接
続を形成するためのコンタクトホール１０用のマスク、
第１層配線９用のマスク、配線層間スルーホール１２用
のマスクおよび第２層配線１１用のマスクからなる基本
構成マスクパターン情報か基本構成マスクパターン記憶
手段２０１に格納され、一方、入出力回路の種類に対応
して、所定のプログラムポイント１０に１層配線を形成
して接続部を構成するための複数種類の配線マスクパタ
ーン情報が配線マスクパターン記憶手段２０２に格納さ
れている。そして、パターン合成手段２０３によって基
本構成マスクパターン情報および入出力回路の種類に対
応する配線マスクパターン情報を読み出して組み合わせ
、パターン合成することによりＬＳＩの入出力回路のマ
スクパターン２０４の設計が行なわれる。このため、設
計がきわめて容易となり、従来の設計装置に比べ設計に
要する時間を大幅に短縮することができる。

１１左羞 次に、マスタスライス型ＬＳＩ１００の製造方法につい
て説明する。

マスタスライス型ＬＳＩ１００の製造方法は大別してベ
ーシックセル領域１０１の製造工程と、ベーシックセル
領域１０１の上面にカスタムマスクを用いて配線パータ
ンを形成する工程とからなる。

ベーシックセル領域１０１の製造に際しては、第２２図
（ａ）に示すように、半導体基板３００上に絶縁膜（Ｓ
　ｌ　０２　）　３０１を介して、Ａｊｌ蒸着等により
第１層配線９を形成する。さらにその上に絶縁膜（Ｓｔ
Ｏ□）３０２を形成し、その絶縁Ｍ（Ｓ　ｉ　Ｏ□）３
０２に絶縁膜（ＳｉＯ□）３０１にコンタクトするよう
配線層間スルーホール１２を形成する。そして、その上
面の全面に導電膜３０３を形成しておく。

次いで、ユーザの仕様に応じて設計装置２００（第２１
図）を用いてマスクパターン２０４を作り、このマスク
パターン２０４を用いてエツチング処理により導電膜３
０３上に所望の配線パターニングを施す。

上記の工程により、第２２図（Ｃ）に示すように、所望
の第２層配線１１が形成され、ユーザ仕様のマスタスラ
イス型ＬＳＩ１００が製造される。

〔発明の効果〕

以上述べたように、請求項１記載の発明によれば、第２
層可変配線についての１層分のみのマスクパータンを用
意することで希望のＬＳＩを完成しうる。このように、
１層分のマスクパターンのみでよいことから、容易に設
計、製造が可能であり、納期短縮化を図りうる。

請求項２記載の発明によれば、上記と同様に設計、製造
の容易化、簡素化が可能である。

請求項３記載の発明によれば、マスタチップ作成時に予
め導′ｒｔｈ膜を全面に形成しておくため、配線パター
ニング処理工程を削減できる。

【図面の簡単な説明】

第１図は本発明のマスタスライス型ＬＳＩの概要図、 第２図は本発明のＩ１０セルの実装パターン図、第３図
は第２図のトランジスタ拡散領域をシンボルで示した等
価回路図、 第４図は第２図の等価回路図、 第５図は入力バッファ回路のパターン図、第６図は入力
バッファ等価回路図、 第７図はプルアップ抵抗付の入力バッファ回路のパター
ン図、 第８図はプルアップ抵抗付の入力バッファ等価回路図、 第９図はプルダウン抵抗付の入力バッファ回路のパター
ン図、 第１０図はプルダウン抵抗付の入力バッファ等価回路図
、 第１１図は出力バッファ回路のパターン図、第１２図は
出力バッファ等価回路図、 第１３図は双方向バッファ回路のパターン図、第１４図
は双方向バッファ等価回路図、第１５図はクロックバッ
ファ回路のパターン図、第１６図はクロックバッファ等
価回路図、第１７図は電源電圧供給回路のパターン図、
第１８図は電源電圧供給等価回路図、 第１９図は接地電圧供給回路のパターン図、第２０図は
接地電圧供給等価回路図、 第２１図はマスタスライス型ＬＳＩの設計装置の概念図
、 第２２図はマスタスライス型Ｌ　Ｓ　、Ｉの製造工程を
示す断面図、 第２３図は従来のマスタスライス型ＬＳＩのマスタチッ
プの平面図である。 １００・・・マスタスライス型ＬＳ１ １０１・・・ベーシックセル領域 １０２・・・入出力セル領域 １０３・・・マスタチップ １０４．１０５・・・入出力セル １０６・・・ベーシックセル列 １０７・・・Ｉ１０セル １０８・・・配線チャネル １．２・・・０ＭＯ３）ランジスタ ３・・・セル間配線層領域 ４・・・バイパ゛ス配線領域 ５・・・端部配線領域 ９・・・第１層配線 １０・・・コンタクトホール １１・・・第２層配線 １２・・・配線層間スルーホール １３・・・プログラムポイント 第 図 ｉ木、（セ５日、弓σつ言しヒ宮ｔｉ＆−σつλ１；牙
ミづで＝＝図第２ｆ図 （ｃＬ） ９第ｔ、Ｎ配縁 滲２２

Claims (1)

1. 【特許請求の範囲】 １、複数のベーシックセル列（１０６）が一定方向に配
   列されて形成されるベーシックセル領域（１０１）およ
   び外周端部に沿って複数の入出力セル（１０４、１０５
   ）が配列されて形成される入出力セル領域（１０２）を
   含むマスタチップ（１０３）と、前記ベーシックセル領
   域（１０１）および入出力セル領域（１０２）に配線さ
   れる第１層配線および第２層配線と、を備えたマスタス
   ライス型半導体集積回路装置（１００）において、前記
   入出力セル領域（１０２）における第１層配線（９）は
   前記マスタチップ（１０３）側に形成された固定配線で
   あり、 前記入出力セル領域（１０２）における第２層配線（１
   １）は当該入出力セル領域（１０２）に適用される入出
   力回路形式に応じて変更可能な可変配線としたことを特
   徴とするマスタスライス型半導体集積回路装置。 ２、マスタチップ（１０３）上に任意の配線パターンを
   形成して半導体集積回路を製造するマスタスライス型半
   導体集積回路装置（１００）の製造方法において、 前記マスタチップ（１０３）上にトランジスタ拡散領域
   （ＴＮ＿１〜ＴＮ＿６、ＴＰ＿１〜ＴＰ＿６、ＴＰＵ、
   ＴＰＤ）、その上層に固定パターンの第１層配線（９）
   、この第１層配線と前記トランジスタ拡散領域とを結ぶ
   コンタクトホール（１０）および第２層配線に結ばれる
   べき配線層間スルーホール（１２）を予め形成しておく
   工程と、次いで、前記配線層間スルーホール（１２）相
   互間を任意の可変配線パターンで結線する第２層配線（
   １１）を形成する工程と、 を備えたマスタスライス型半導体集積回路装置の製造方
   法。 ３、請求項２記載の製造方法において、前記第２層配線
   （１１）は、マスタチップ（１０３）の形成工程におい
   て第２層の全面に導電膜を予め形成しておき、第２層配
   線（１１）の形成工程において任意の配線パターニング
   処理を施して形成することを特徴とするマスタスライス
   型半導体集積回路装置の製造方法。