JPH029081A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は甲導体記憶装置に関し、特にアクセ入時間を
大幅に短縮することができ、高速読出動作を実現するこ
とができる半導体記憶装置の構成に関する。

［従来の技術］ 近年、たとえばダイナミック型ＭＯＳ　ＲＡＭ（ＭＯＳ
トランジスタを用いたランダム・アクセス・メモリ）等
の高集積メモリ装置に対しては、その記憶容量を増大さ
せるための高集積化とともに、アクセス時間（データ読
出しに要する時間）を大幅に短縮することによる読出動
作の高速化が望まれている。

第７図は、従来から用いられている半導体記憶装置の全
体構成を概略的に示す図である。

第７図において、メモリセルアレイ１０１は、折返しビ
ット線構成を有するように行および列状に配列される複
数個のメモリセルを含む。アドレスバッファ１０２は、
外部から与えられるアドレス信号ＡＤＤを受けて内部行
アドレス信号および内部列アドレス信号を発生する。ロ
ウデコーダ１０３は、アドレスバッファ１０２からの内
部行アドレス信号に応答してメモリセルアレイ１０１か
ら１行のメモリセルを選択する。コラムデコーダ１０４
は、アドレスバッファ１０２からの内部列アドレス信号
に応答してメモリセルアレイ１０１から１列（１組のビ
ット線対）を選択する。（センスアンプ＋Ｉ　１０）ブ
ロック１０５は、ビット線対上の信号電位差を増幅する
とともに、コラムデコーダ１０４からのコラムデコード
信号に応答して、選択されたビット線対をデータ人出力
線へ接続する。書込バッファ１０６は、外部から与えら
れる書込データＤＩＮを受け、たとえば互いに相補なデ
ータの組（ＤＩＮ、ＤＩＮ）に変換してブロック１０５
の１７０部へ伝達する。読出バッファ１０７は、ブロッ
ク１０５の１１０部分からのデータを受けて出力信号Ｄ
ＯＩＪＴとして外部へ出力する。クロックジェネレータ
１０８は、メモリサイクルの開始、アドレス信号の取込
みタイミングなどを与えるための信号ＲＡＳ　（ロウア
ドレスストローブ信号）およびＣＡＳ　（コラムアドレ
スストローブ）信号等を発生する。

クロックジェネレータ１０８からのロウアドレスストロ
ーブ信号ＲＡＳはアドレスバッファ１０２、ロウデコー
ダ１０３などへ与えられ、コラムアドレスストローブ信
号ＣＡＳはアドレスバッファ１０２、コラムデコーダ１
０４などへ与えられる。

第８図に示すように、ロウアドレスストローブ信号ＲＡ
Ｓは、アドレスバッファ１０２における行アドレス信号
を取込むタイミングを与え、コラムアドレスストローブ
信号ＣＡＳはアドレスバッファ１０２における列アドレ
ス信号を取込むタイミングを与える。この構成において
は、アドレスバッファ１０２は行アドレスと列アドレス
とが時系列に与えられる。また、ロウデコーダ１０３お
よびコラムデコーダ１０４におけるアドレス信号のデコ
ードのタイミングはそれぞれ信号ＲＡＳ。

ＣＡＳにより与えられる。

第９図は、第７図に示されるメモリセルアレイの要部の
構成を示す図であり、点線で示されるブロック１５０の
構成の一例を具体的に示す図である。

第９図において、折返しビット線を構成する１組のビッ
ト線対ＢＬ、ＢＬが代表的に示される。

ビット線ＢＬ、ＢＬは対をなし、折返しビット線対を構
成する。すなわち、ビット線ＢＬ、ＢＬ上には互いに）
Ｉ補な信号が現われることになる。ビット線ＢＬ、ＢＬ
と直交する方向に複数のワード線が設けられる。但し、
第９図においては、１本のワード線ＷＬのみが代表的に
示される。ワード線とビット線との交点にはメモリセル
が設けられ、メモリセルは行および列状に配列される。

第９図においては、ビット線ＢＬとワード線ＷＬとの交
点に設けられる１個のメモリセル１のみが代表的に示さ
れる。メモリセル１は、１トランジスタ・１キヤパシタ
型の構成を有し、情報を記憶するメモリ容量ＣＯと、Ｎ
チャネルＭｉｓ（金属−絶縁膜一半導体）トランジスタ
ＱＯとを備える。

ビット線対ＢＬ、ＢＬ上の信号電位差を差動増幅するた
めに、フリップフロップ型のセンスアンプ２．３が設け
られる。センスアンプ２はＮチャネルＭ　Ｉ　Ｓ　＋−
ランジスタＱ１．Ｑ２から横１戊される。センスアンプ
２は、センスアンプ活性化手段４からの信号に応答して
活性化され、低電位側のビット線電位を接地電位に放電
する。センスアンプ活性化手段４は、センスアンプ活性
化信号ＳＯに応答してオン状態となりノードＮ１を接地
電位に接続するＮチャネルＭＩＳ）ランジスタＱ５から
構成される。センスアンプ３は、ＰチャネルＭＩｓ）ラ
ンジスタＱ３．Ｑ４から構成される。センスアンプ３は
、センスアンプ活性化手段５からの信号に応答して活性
化され、高電位側のビット線電位を電源電位ＶＣＣに充
電する。センスアンプ活性化手段５は、センスアンプ活
性化信号ＳＯに応答してオン状態となりノードＮ２を電
源電位ＶＣＣに接続するＰチャネルＭＩＳ）ランジスタ
Ｑ６から構成される。

イコライズ／プリチャージ手段６は、メモリサイクルの
開始前および終了後（すなわちスタンバイ時）に、各ビ
ットｌ、’１（ＢＬ、ＢＬを所定のプリチャージ電位Ｖ
ａＬにプリチャージしかつ各ビット線電位をイコライズ
する。通常プリチャージ電位ＶＢＬは内部電圧発生回路
により発生され、所定の電位（たとえば電源電圧ＶＣＣ
の半分、すなわちＶｃｃ／２の電位）に設定されている
。

さらに、各ビット線対ＢＬ、ＢＬとデータ入出力線対Ｉ
１０．Ｉ１０との間には、コラムデコーダ（第７図）か
らのコラムデコード信号Ｙに応答してオン状態となるＮ
チャネルＭ　Ｉ　Ｓ　＋−ランジスタＱＩＯ，Ｑｌｌが
それぞれ接続される。データ人出力線対Ｉ１０．Ｉ１０
は、通常、クロック信号ＣＬ　Ｋに応答してオン状態と
なるＮチャネルＭＩｓトランジスタＱ２２，２３により
所定の電位Ｖ’ＢＬにプリチャージされる。データ入出
力線対Ｉ１０．Ｉ１０は人出力バッファを介してデータ
のやり取りを行なう。

第１０図は、従来の半導体記憶装置の読出動作を示す信
号波形図であり、第９図に示される７１号と同一の７１
号は対応部の電位変化を示す。

時刻Ｔ１以前においてはイコライズ信号ＥＱがハイレベ
ルにあり、イコライズ用トランジスタＱ７、プリチャー
ジ用トランジスタＱ８．Ｑ９はすべてオン状態にあり、
ビット線ＢＬ、ＢＬは所定の１ｌＲｆｉＶａｔにプリチ
ャージされている。

時刻Ｔ１においてイコライズ信号ＥＱがハイレベルから
ローレベルに低下すると、トランジスタＱ７．Ｑ８．Ｑ
９がすべてオフ状態となり、ビット線ＢＬ、ＢＬは電気
的にフローティング状態となる。これにより、プリチャ
ージ／イコライズ動作が終了する。

時刻Ｔ２において、ロウデコーダからの行デコード信号
に応答して１本のワード線ＷＬが選択されると、ワード
線ＷＬの電位かローレベルからハイレベルへ移行する。

これにより、ワード線ＷＬに接続されるメモリセル１の
トランジスタＱＯかオン状態となり、メモリキャパシタ
ＣＯがピッＩ・線ＢＬに接続される。その結果、メモリ
セル１が有する情報に応じた電位変化がビット線ＢＬに
生じる。今、メモリセルが情報″１”を記憶している場
合には、第１０図に実線で示すように、ビット線ＢＬの
電（立がプリチャージ電（立よりわずかに上昇し、ビッ
ト線ＢＬの電位はプリチャージ電位を保持する。

ビット線＆、ｌＢＬ、ＢＬ上の読出信号電位が確定する
と、時刻Ｔ３においてセンスアンプ活性化信号ｓｏ、ｓ
ｏがそれぞれ上昇、下降し始める。これにより、トラン
ジスタＱ５．Ｑ６かオン状態となり、ノードＮ１は接地
電位、ノードＮ２は電源電位ＶＣＣにそれぞれ充放電さ
れる。この結果、フリップフロップ型センスアンプ２．
３がともに活性化され、ビット線ＢＬ、ＢＬのうち高電
位側のビット線ＢＬの電位がセンスアンプ３を介して電
源電位ＶＣＣまて充電され、低電位側のビット線ＢＬの
電位がセンスアンプ２を介して接地７代位まで放電され
る。すなわち、ビット線対ＢＬ、ＢＬ上に生じていた微
小な信号電位差か増幅される。

センスアンプ２，３の増幅動作の後、時刻Ｔ４において
、コラムデコーダからのコラムデコード信号Ｙがハイレ
ベルになると、トランジスタＱ１０　　Ｑｌｌかオン状
態となり、ビット線対ＢＬ。

ＢＬ上の１１泣かデータ人出力線文・ｌｌ１０．Ｉ１０
上に伝達される。このデータ入出力線対１１０゜１１０
上に伝達された電位は、図示しないプリアンプ等の増幅
手段により増幅された後、データ出力バッファ、外部出
力端子（図示せず）を介して外部に伝達される。

データの外部出力端子への伝達が終了すると、時刻Ｔ５
においてワード線ＷＬの電位がハイレベルからローレベ
ルに低下し、コラムデコード信号Ｙのレベルもハイレベ
ルからローレベルに低下する。これにより、データ入出
力線対Ｉ１０．Ｉ１０上の電位はプリチャージ電位に戻
る。

次に時刻Ｔ６において、センスアンプ活性化信号ｓｏ、
ｓｏがローレベルおよびハイレベルへとそれぞれ移行し
、センスアンプ２，３がともに不活性状態とされる。こ
のときまた、イコライズ信号ＥＱがハイレベルとなり、
プリチャージ／イコライズ手段６が活性化され、ビット
線対ＢＬ、ＢＬが所定の電位ＶＢＬにプリチャージされ
、かつ各ビット線対ＢＬ、　　ｓｒ、電位がイコライズ
される。

上述の動作がデータ読出時における動作の概略である。

一方、データ書込動作においては、信号波形のタイミン
グは第１０図に示されるものと同様であり、データの流
れが読出時と逆方向になり、読出バッファ→データ入出
力線対−選択されたメモリセルとなる。すなわち、書込
バッファ（図示せず）により外部から与えられる書込デ
ータが相補の形（たとえばＤＩＮＩＤＩＮ）でデータ入
出力線対Ｉ１０．Ｉ１０上に伝達される。時刻Ｔ１から
Ｔ３までの動作のシーケンスを経た後に、時刻Ｔ４にお
いてコラムデコード信号Ｙがローレベルからハイレベル
になると、トランジスタＱＩＯ，Ｑ１１がオン状態とな
り、データ人出力線対Ｉ１０゜Ｉ１０上の信号電位が選
択されたメモリセルへ伝達されることになる。このよう
にして書込みが行なわれる。

このとき、センスアンプ２，３も時刻Ｔ３において活性
化されており、ワード線ＷＬの電位のハイレベルへの移
行によりピッＩ・線ＢＬ、ＢＬ上へ現われた信号電位差
を増幅している。しかし、外部から書込バッファにより
データ入出力線対■１０、Ｉ１０上に書込データが伝達
されているため、たとえセンスアンプ２，３により増幅
された信号レベルと書込データの信号電位レベルとが逆
であっても、書込データに応じて信号電位がビット線対
ＢＬ、ＢＬ上に現われることになる。これにより、書込
データの選択メモリセルへの書込みがオン状態のトラン
ジスタＱＯを介して行なわれることになる。

上述のように、従来の半導体記憶装置の構成においては
、データの読出しと書込みとが同一のデータ人出力線対
Ｉ１０．Ｉ１０を介して行なわれているので、データ読
出しの際にも、ビット線対トランジスタＱＩＯ，Ｑｌｌ
を介して接続される。

高速読出しのためには、このビット線対とデータ入出力
線対との接続をできるだけ速く行なうことが好ましい。

しかしながら、第１０図において、たとえばワード線Ｗ
Ｌの電位の立上がり時間Ｔ２からセンスアンプ２，３が
活性化されるセンス開始時間Ｔ３の間にこのビット線対
とデータ入出力線対との接続を行なった場合、データ入
出力線の有する負荷容量がビット線に加わるので、ビッ
ト線上の読出信号レベルは低下し、センスアンプが確実
なセンス動作を行なうことができなくなり、場合によっ
ては誤動作か生じるおそれもある。したがって、ビット
線対とデータ人出力線対との接続は、センスアンプ２．
３が活性化され、ビット線対ＢＬ、ＢＬ上の信号電位が
確定した後に行なう必要かあり、データ読出時における
選択ピッ！・線対とデータ人出力線対との接続を、時刻
Ｔ３以前に行なうことができない。

このため、読出動作の高速化を図る上で限界があり、ア
クセス時間をより短縮することが困難であるという問題
があった。すなわち、データ読出しと書込みとを同一の
データ入出力線対を用いて行なう構成の場合には、デー
タ読出時のアクセス時間の短縮が困難である。

ソコテ、’８７　　ＶＬＳＩ　　ＳＹＭＰＯ５ＩＵＭ、
Ｄｉｇｅｓｔ　　ｏｆ　　ＴｅｃｈｎｉｃａｌＰａｐｅ
ｒｓ、　　１９８７．Ｉｆｐ、７９−８０に示される”
ＢｉＣＭＯ３ＣＩＲＣＵＩＴ　　ＴＥＣＨＮＯＬＯＧＹ
　　　ＦＯＲＨＩＧＨ５ＰＥＥＤ　　ＤＲＡＭｓ’にお
いて、ワタナベ氏らは、高速読出しの目的で、別個に設
けた書込データバスおよび読出データバスを備えるＤＲ
ＡＭを提案している。ワタナベ氏らのＤＲＡＭにおいて
は、さらに、従来のフリップフロップ型センスアンプと
は別に、書込データバスと各ビット線対との間にＢｉＣ
ＭＯ３差動センスアンプが設けられている。

第１１図は、上記の先行技術文献においてワタナベ氏ら
により開示されたＤＲＡＭの回路構成を示す図である。

第１１図において、書込データバスＩＬ、ＩＬおよび読
出データバスＯＬ、ＯＬがビット線対ＢＬ、ＢＬの両側
に別々に設けられている。読出モードにおいて、ビット
線ＢＬ、ＢＬが、信号ＷＲＩＴＥに応答して書込データ
バスＩＬ、ＩＬから分離される。読出データバスＯＬ、
ＯＬとビット線対ＢＬ、ＢＬとの間には、ＢｉＣＭＯ３
差動センスアンプＤＳ１が設けられている。ＢｉＣＭＯ
８７：：動センスアンプＤＳＩの入力段は、クロックド
インバータＣＩを介してビット線ＢＬ、ＢＬに接続され
ている。読出データバスＯＬ、ＯＬとデータ出力バッフ
ァＤＢとの間には、読出データバスＯＬ　　ＯＬ上の信
号電圧レベルをシフトするレベルシフト回路ＬＳ、およ
び、レベルシフト回路ＬＳの出力を差動増幅しそれをデ
ータ出力バッファＤＢに与える他のＢｉＣＭＯ３差動セ
ンスアンプＤＳ２が設けられている。

書込データバスＩＬおよびＩＬは、ビット線ＢＬおよび
相補なビット線ＢＬにそれぞれ接続される。同様に、読
出データバスＯＬおよびＯＬは、ＢｉＣＭＯ３差動セン
スアンプＤＳＩを介してビット線ＢＬおよび相捕なビッ
ト線ＢＬからデータを受ける。第１１図において、信号
Ｃ３ＬＩおよびＣＬＳ２は、コラムデコーダ（図示せず
）からのコラムデコード信号を示す。

第１２図は、第１１図のＤＲＡＭの読出動作時における
主なノードの電位の波形図である。第１２図を参照しな
がら、“０″のデータを記ｔａするメモリセルＭＣが選
択されてビット線ＢＬに接続された場合の動作を説明す
る。

読出時においては、信号ＷＲＩＴＥがローレベルになり
、すべてのビット線ＢＬ、ＢＬか書込データバスＩＬ、
ＩＬから分離される。まず、外部から与えられるロウア
ドレス信号に応答して、ワード線ＷＬが選択され活性化
される。その後、選択されたワード線ＷＬに接続される
メモリセルＭＣに記憶されたデータが、対応するビット
線ＢＬに転送される。その結果、そのデータに従ってビ
ット線ＢＬ上に微小な電圧変化が生じる。このビット線
電圧の微小な変化がＣＭＯＳクロックドインバータＣＩ
のコンダクタンス変調を引き起こす。

このコンダクタンス変調は、コラムデコード信号Ｃ３Ｌ
Ｉに応答してＢｉＣＭＯ３差動センスアンプＤＳＬの入
力段に与えられる。ＢｉＣＭＯ８，３動センスアンプＤ
ＳＩは既に信号Ｃ３ＬＩにより活性化されており、その
高電流駆動能力により短期間にその小さな信号を増幅す
る。ビット線対ＢＬ、ＢＬ上のデータは、読出データバ
スＯＬ、０信号電圧は、レベルシフト回路ＬＳおよび他
のＢｉｃＭＯ３差動センス差動センスアンプリＳ２ルシ
フトおよび増幅される。増幅されたデータＲＤ。

ＲＤは、データ出力バッファＤＢに与えられ、出力され
る。同時に、従来のフリップフロップ型センスアンプＦ
Ｓが活性化され、メモリセルデータがリストアされる。

このように、従来のフリップフロップ型センスアンプＦ
Ｓの活性化前または同時に、選択されたメモリセルＭＣ
のデータが読出され、高速読出しが行なわれることにな
る。

書込時においては、信号ＷＲＩＴＥがハイレベルとなり
、第９図に示した従来のＤＲＡＭと同様にして、書込デ
ータバスＩＬ、ＩＬを介してデーット線ＢＬ、ＢＬがＢ
ｉＣＭＯ３差動センスアンプＤＳＩの入力段に直接接続
されず、クロックドインバータＣ，Ｉを介して間接的に
接続されている。

クロックドインバータＣＩは、一般的には、第１３図に
示す回路構成を有する。このクロックドインバータは、
相補的に接続されたＰＭＯ３負荷トランジスタＱＰＬお
よびＮＭＯＳドライバトランジスタＱＮＤからなるＣＭ
ＯＳインバータ、ならびに、電源電位ｖｃおよび接地電
位にそれぞれ接続されたカットオフスイッチトランジス
タＱｒ　ｃおよびＱＮ　ｃを含む。カットオフスイッチ
トランジスタＱｔｃおよびＱＮ　ｃは、コントロールク
ロックＣＬ　ＯＣＫがローレベルでありかつその相補信
号ＣＬＯＣＫがハイレベルであるときに、インバータ動
作、すなわち入力！Ｎの出力ＯＵＴへの反転を票止する
。他方、クロックドインバータは、コントロールクロッ
クＣＬ　ＯＣＫがハイレベルになると、通常のインバー
タとして働く。

先行技術がＢｉＣＭＯ３差動センスアンプに加えてクロ
ックドインバータを用いる１つの理由は、一般に、バイ
ポーラトランジスタの入力インピーダンスがＭＯＳ）ラ
ンジスタの入力インピーダンスよりもかなり低いからで
ある。そのため、ビット線電圧およびＣＭＯＳフリップ
フロップ型センスアンプの増幅動作に悪影響を与えるこ
とを避けるために、分離素子が必要となる。もう１つの
理由は、ＢｉＣＭＯ３差動センス差動センスアン車内ラ
トランジスタにベース電流を供給するため、および、そ
の差動センスアンプの入力振幅を増幅するためである。

このように、先行技術においては、クロックドインバー
タが必要であり、読出動作がそのクロックドインバータ
により固有的に遅延するので、読出動作の高速性におい
て不利な点がある。

また、各クロックドインバータは少なくとも４つのトラ
ンジスタを含むので、大規模集積化の達成において占有
面積の観点から他の不利な点を有する。

さらに、先行技術における差動センスアンプは入力端子
の増幅を加速して出力電圧を供給する正帰還を有さない
ので、高速動作には十分でない。

それゆえ、この発明の目的は、上述のような従来の半導
体記憶装置の有する問題を除去し、データ読出時におけ
るアクセス時間を大中に短縮することができ、誤動作す
ることなく安定に動作することのできる半導体記憶装置
を提供することである。

［課題を解決するための手段］ 第１の発明に係る半導体記憶装置は、行および列状にさ
れる複数のメモリセルからなるメモリセルアレイ、行ア
ドレス入力手段、行選択手段、列アドレス入力手段、列
選択手段、書込信号入力手段、１対の書込データ伝達線
、接続手段、１対の読出データ伝達線、および増幅手段
を備える。

行アドレス入力手段は、外部から与えられる行アドレス
を受ける。行選択手段は、行アドレス入力手段からの行
アドレスに応答して、メモリセルアレイから１行を選択
する。列アドレス入力手段は、外部から与えられる列ア
ドレスを受ける。列選択手段は、列アドレス入力手段か
らの列アドレスに応答して、メモリセルアレイから１列
のメモリセルを選択するために１組のビット線対を選択
する。書込信号入力手段は、外部から与えられる書込信
号を受ける。１対の書込データ伝達線は、データ書込時
において、行アドレスおよび列アドレスにより選択され
たメモリセルへ書込まれるべきデータを伝達する。接続
手段は、データ書込時において、列選択手段の出力およ
び書込信号入力手段からの書込信号に応答して、列アド
レスが指定する１対のビット線を１対の書込データ伝達
線に接続する。１対の読出データ伝達線は、１対の書込
データ伝達線と別に設けられ、データ読出時において、
列アドレスにより選択された１組のビット線対上のデー
タを伝達する。

増幅手段は、列選択手段の出力に応答して、選択された
ビット線対上のデータに従って、１対の読出データ伝達
線を駆動する。増幅手段は、選択されたビット線対の電
圧差を検出する手段、選択されたビット線対のビット線
電圧をそれぞれ増幅する第１および第２の電圧増幅手段
、第１および第２の電圧増幅手段の間の正帰還信号の流
通経路を確立し第１および第２の電圧増幅手段の電圧変
化の割合を増加させる手段、第１および第２の電圧増幅
手段に応答して第１および第２の電流を調整する手段、
第１および第２の電流を電圧差に変換する手段、および
電圧差を１対の読出データ伝達線に与える手段を含む。

第２の発明に係る半導体記憶装置は、行および列状に配
置される複数のメモリセルからなるメモリセルアレイ、
行アドレス入力手段、行選択手段、列アドレス入力手段
、列選択手段、１対の書込データ伝達線、１対の読出デ
ータ伝達線、および増幅手段を備える。

行アドレス入力手段は、外部から与えられる行アドレス
を受ける。行選択手段は、行アドレス入力手段からの行
アドレスに応答して、メモリセルアレイから１行を選択
する。列アドレス入力手段は、外部から与えられる列ア
ドレスを受ける。列選択手段は、列アドレス入力手段か
らの列アドレスに応答してメモリセルアレイから１列を
選択するために１組のビット線対を選択する。１対の書
込データ伝達線は、データ書込時において、列選択手段
の出力に応答して、列アドレスにより選択された１組の
ビット線対と接続され、行アドレスおよび列アドレスに
より選択されたメモリセルへ書込まれるべきデータを伝
達する。１対の読出データ伝達線は、１対の書込データ
伝達線と別に設けられ、データ読出時において、列アド
レスにより選択された１組のビット線対上のデータを伝
達する。

増幅手段は、列選択手段の出力に応答して、選択された
ビット線対上のデータに従って、１対の読出データ伝達
線を駆動する。増幅手段は、各ビット線対に対応して設
けられた絶縁ゲート型の第１、第２、第３および第４の
゛電界効果素子、各ビット線対に対応して設けられた第
１および第２のノート、および少なくとも１つの絶縁ゲ
ート型の第５および第６の電界効果素子を含む。第１の
電界効果素子は、所定の第１の電位と対応する第１のノ
ードとの間に結合され、かつ対応するビット線対の一方
に接続される制御端子を有する。第２の電界効果素子は
、前記所定の第１の電位と対応する第２のノードとの間
に結きされ、かつ対応するビット線対の他方に接続され
る制御端子を有する。第３の電界効果素子は、対応する
第１のノードと１対の読出データ伝達線の一方との間に
結合され、かつ列選択手段の出力を受ける制御端子を有
する。第４の電界効果素子は、対応する第２のノードと
１対の読出データ伝達線の他方との間に結合され、列選
択手段の出力を受ける制御端子を有する。第５の電界効
果素子は、所定の第２の電位と１対の読出データ伝達線
の一方との間に結Ａされ、かつ制御端子を有する。第６
の電界効果素子は、前記所定の第２の゛電位と１対の読
出データ伝達線の他方との間に結合され、かつ第５の電
界効果素子の制御端子および１対の読出データ伝達線の
一方または他方に接続される制御端子を有する。

［作用］ 第１および第２の発明における増幅手段は、選択された
ビット線対上の微小信号をビット線電位に悪影響を及ぼ
すことなく高速に増幅し、１対の読出データ伝達線に伝
達する。

また、第１の発明における接続手段は、列選択手段の出
力および書込信号に応答してビット線Ｚ、■と１対の書
込データ伝達線とを接続するので、ビット線対と１χ・
１の書込データ伝達線との間にはフローティング状態と
なり得るノードが存在しない。

また、第２の発明の増幅手段においては、読出動作前の
ビット線対のイコライズ時に第１および第２の電界効果
素子が導通状態になり、第１および第２のノードに所定
の第１の電位が与えられる。

したがって、第１−および第２の発明の半導体記憶装置
においては、フローティング状態となる不必要なノード
をなくすことにより、誤動作がなくなるとともにアクセ
ス時間の高速化が図られる。

〔実施例］ 第１４図は、この発明の基礎となる半導体記憶装置の要
部の（を成を示す図であり、２組のビット線対に関連す
る部分が代表的に示される。

第１４図において、ビット線ＢＬ、ＢＬは、従来の半導
体記憶装置と同様に、折返しビット線対を構成する。こ
のビット線対ＢＬ、ＢＬには、センスアンプ活性化手段
４．５により活性化されるフリップフロップ型センスア
ンプ２，３およびコラムデコード信号Ｙに応答して選択
ビットｆｔ対ＢＬ、ＢＬをデータ入出力線対に接続する
ためのトランジスタＱ１０．Ｑｌｌが設けられる。また
、このビット線対ＢＬ、ＢＬには、ビット線対ＢＬ。

ＢＬの電位をイコライズしかつプリチャージするための
イコライズ用Ｍｉｓ）ランジスタＱ７、およびプリチャ
ージ用ＭＩＳトランジスタＱ８．Ｑ９が設けられる。

センスアンプ活性化手段４は、センスアンプ活性化信号
ＳＯに応答してオン状態となリノードＮ１を接地電位に
接続するＮチャネルＭＩＳトランジスタＱ５から構成さ
れる。センスアンプ活性化手段５は、センスアンプ活性
化信号ＳＯに応答してオン状態とな゛リノードＮ２を電
源電位ＶＣＣに接続するＰチャネルＭＩＳトランジスタ
Ｑ６から構成される。メモリセル１は、１トランジスタ
・１キヤパシタ型の構成を有し、情報を電荷の形態で記
憶するためのメモリキャパシタＣＯと、ワード線ＷＬ上
の電位に応答してメモリキャパシタＣＯをビット線ＢＬ
に接続するためのＭＩＳトランジスタＱＯとから構成さ
れる。メモリキャパシタＣＯのセルプレートは所定の電
圧ＶｓＧに結合される。

さらに、高速読出しを可能とするために、ビット線対Ｂ
Ｌ、ＢＬに対応してカレントミラー型増幅器３０が設け
られる。カレントミラー型増幅器３０は、ビット線ＢＬ
、ＢＬに接続される入力ノードと、読出データ伝達線Ｏ
Ｌ、ＯＬにより構成される出力ノードとを有している。

カレントミラー型増幅器３０は、ＰチャネルＭＩＳ）ラ
ンジスタＱ１５およびＮチャネルＭＩＳＩ−ランジスタ
Ｑ１６からなる第１の増幅インバータ、および、Ｐチャ
ネルＭ　Ｉ　Ｓ　）ランジスタＱ１４およびＮチャネル
ＭＩＳトランジスタＱ１７からなる第２の増幅インバー
タを含む。また、カレントミラー型増幅器３０は、コラ
ムデコード信号Ｙを受けるゲートを有するＮチャネルＭ
ＩＳ活性化トランジスタＱ１８およびＱ１９を含む。さ
らに、カレントミラー型増幅器３０は、トランジスタＱ
１４．Ｑ１５のゲートと第１のインバータの出力（すな
わち、トランジスタＱ１５およびＱ１６の接続点）との
間に設けられた正帰還を含む。

トランジスタＱ１４の一方導通端子は電源電位ＶＣＣに
結合され、他方導通端子は読出データ伝達線ＯＬに接続
される。トランジスタＱ１５の一方導通端子は電源電位
ＶＣＣに結合され、他方導通端子は読出データ伝達線Ｏ
Ｌに接続される。トランジスタＱ１４およびＱ１５のゲ
ートは読出データ伝達線ＯＬに接続される。トランジス
タＱ１６の一方導通端子は読出データ伝達線ＯＬに接続
され、ゲートはビット線ＢＬに接続される。トランジス
タＱ１７の一方導通端子は読出データ伝達線ＯＬに接続
され、ゲートはビット線ＢＬに接続される。トランジス
タＱ１８の一方導通端子はトランジスタＱ１６の他方導
通端子に接続され、他方導通端子は接地電位に結合され
、ゲートはコラムデコード信号Ｙを受ける。トランジス
タＱ１９はトランジスタＱ１７の他方導通端子に接続さ
れ、他方導通端子は接地電位に結合され、ゲートはコラ
ムデコード信号Ｙを受ける。この構成においては、ビッ
ト線ＢＬ、ＢＬがカレントミラー型増幅器３０の入力ノ
ードを構成し、読出データ伝達線ＯＬ、ＯＬがカレント
ミラー型増幅器３０の出力ノードを構成する。トランジ
スタＱ１６〜Ｑ１９からなる増幅部分は各ビット線対Ｂ
Ｌ、ＢＬに設けられる。トランジスタＱ１４．Ｑ１５か
らなる定電流供給部分は、読出データ伝達線ＯＬ、ＯＬ
に共通に設けられる。また、カレントミラー型増幅器３
０が用いられるのは、その低電力損失性、高速動作性お
よび読出データ伝達線ＯＬ、　ＯＬ（出力部）とビット
線対ＢＬ、　　ＢＬ　（入力部）との電気的分離能力に
よる。

一方、トランジスタＱＩＯ，Ｑｌｌと書込データ伝達線
ＩＬ、ＩＬとの間には、書込指示信号Ｗに応答してオン
状態となり選択ビット線対を書込データ伝達＄ｌＬ、Ｉ
Ｌへ接続するためのＮチャネルＭＩＳ）ランジスタＱ１
２，０１３が設けられる。すなわち、書込データ伝達線
ＩＬ、ＩＬは、データ書込動作時において、選択された
メモリセルへの書込データを伝達するためにのみ用いら
れ、データ書込動作時においてのみ選択ビット線対ＢＬ
、ＢＬと接続される。

したがって、上述の構成においては、書込データを伝達
するための書込データ伝達線ＩＬ、ＩＬと読出データを
伝達するための読出データ伝達線ＯＬ、ＯＬが別々に設
けられており、これにより読出動作の高速化が図られて
いる。

第１５図は、第１４図に示される半導体記憶装置の動作
を説明するためのタイミングチャートである。第１４図
に示される７：１号と同一の符号は対応する部分の信号
電位変化を示している。

まず、データ読出動作モードにおいては、書込指示信号
Ｗはローレベルにあり、トランジスタＱ１２、Ｑ１３は
ともにオフ状態にある。これにより、ビット線対ＢＬ、
ＢＬは書込データ伝達線■Ｌ、ＩＬと切り離される。

時刻Ｔ１以前においては従来の半導体記憶装置と同様に
して、イコライズ信号ＥＱがハイレベルにあり、ビット
線対ＢＬ、ＢＬはトランジスタＱ７〜Ｑ９を介して所定
のプリチャージ電位ＶＢＬにプリチャージされている。

時刻Ｔ１においてイコライズ信号ＥＱかハイレベルから
ローレベルへ移行すると、イコライズ用トランジスタＱ
７、プリチャージ用トランジスタＱ８．Ｑ９はともにオ
フ状態となり、ビット線ＢＬ　　ＢＬは電気的にフロー
ティング状態となる。

時刻Ｔ２において、アドレスデコーダ（第１４図には示
さず）からの行アドレス信号に基づいてワード線ＷＬか
選択されて、そのワード線ＷＬの電位かローレベルから
ハイレベルへ立上がると、メモリセル１のトランジスタ
ＱＯかオン状態となる。これにより、メモリセル１の有
する情報がビット線ＢＬ上へ伝達される。今、メモリセ
ル１のメモリキャパシタＣＯか情報“１″を記憶してい
る場合、第１５図の信号波形図において実線で示すよう
に、ビット線ＢＬの電位がプリチャージ電位よりわずか
に上昇し、ビット線ＢＬの電位はブ」チャージ電位を保
持する。

ここで、たとえば第１５図に示すように時刻Ｔ１におい
てコラムデコーダ（第１４図には示さず）からのコラム
デコード信号Ｙがローレベルからハイレベルへ立上がる
と、トランジスタＱ１８．Ｑ１９がオン状態となり、カ
レントミラー型増幅器３０が活性化される。したがって
、第１５図に示すように、時刻Ｔ２においてカレントミ
ラー型増幅器３０が活性状態にある場合、ワード線ＷＬ
の電位が立上がりビット線ＢＬ（ＢＬ）の電位かわずか
に変化すると、このビット線ＢＬの電位の変化はカレン
トミラー型増幅器３０により高速に増幅され、出力ノー
ドＯＬ、ＯＬへ伝達される。すなわち、第１５図に示す
ように、メモリセル１が情報“１″を有している場合、
トランジスタＱ１６、Ｑ１８を介して読出データ伝達線
ＯＬの電位が高速に接地電位に放電される。一方、読出
データ伝達線ＯＬの電位は電源電位Ｖ。Ｃのままである
。したがって、読出データに応じた信号が読出データ伝
達線ＯＬ、ＯＬ上へ伝達されたことになり、読出バッフ
ァなどからなる読出回路（図示せず）へ伝達され、即座
に外部のデータ出力端子へ１云達されることになる。

ここで、カレントミラー型増幅器３０においては、ビッ
ト線ＢＬ、ＢＬはそれぞれトランジスタＱ１６．Ｑ１７
のゲートに接続され、出力ノードをｆ’ｌ＋￥成する読
出データ伝達線ＯＬ、ＯＬはトランジスタＱ１６．Ｑ１
７の一方導通端子に接続されているため、ビット線対Ｂ
Ｌ、ＢＬと読出データ伝達線ＯＬ、ＯＬが直接接続され
る構成とはなっていない。したがって、読出データ伝達
線ＯＬ。

ＯＬが何する負荷容量やその電位レベルかビット線対Ｂ
Ｌ、ＢＬの電位にｆ町ら影響を及はすことがない。また
一方、書込データ伝達線ＩＬ、［ＬはトランジスタＱ１
２．Ｑ１３によりビット線対ＢＬ、ＢＬと切り離されて
いるため、この書込データ伝達線ＩＬ、ＩＬがｒｌ−す
る負荷容量がビット線対ＢＬ、ＢＬ上の信号電位に悪影
響を及ぼすこともない。

したがって、ワード線ＷＬの電位の立上がり直後におい
ても、ビット線対ＢＬ、ＢＬ上の微小な電位変化を検出
して情報の読出しを正確かつ高速に行なうことができ、
読出時のアクセス時間を大巾に短縮することができる。

時刻Ｔ３において、センスアンプ２．３がセンスアンプ
活性化信号ｓｏ、ｓｏに応答して活性化され、ビット線
対ＢＬ、ＢＬ上の微小な信号電位差がさらに拡大される
。このセンスアンプ２，３によるビット線電位の増幅動
作は、主として、読出情報を選択メモリセル１へ再書込
みするためのりストア動作のために行なわれる。

時刻Ｔ５において、ワード線ＷＬの電位およびコラムデ
コード信号Ｙがハイレベルからローレベルへ移行すると
、カレントミラー型増幅器３０も不活性状態に移行し、
これにより読出データ伝達線ＯＬ、ＯＬ上の電位もトラ
ンジスタＱ１４．Ｑ１５を介して所定のプリチャージ電
位に充電される。

時刻Ｔ６において、センスアンプ活性化信号ＳＯ，ＳＯ
が不活性状態へ移行すると、それに応じてフリップフロ
ップ型センスアンプ２，３も不活性状態へ移行する。こ
のとき同時に、イコライズ信”３　Ｅ　Ｑがローレベル
からハイレベルへ立上がるため、ビット線対ＢＬ、ＢＬ
は再びトランジスタＱ７〜Ｑ９を介して所定のプリチャ
ージ電位■８、にプリチャージされる。

なお、上述の説明においては、選択メモリセル１が情報
“１“を有する場合について説明したが、選択メモリセ
ル１が情報“０“を有している場合には、第１５図にお
いて点線で示すような信号波形が得られる。

データ書込時においては、書込指示信号Ｗがハイレベル
となりトランジスタＱ１２．Ｑ１３はともにオン状態と
なっている。このとき、書込バッファなどからなる書込
回路から外部書込データが＃１１補の形（たとえばＤＩ
Ｎ、ＤＩＮ）で書込データ伝達線ＩＬ、ＩＬへ伝達され
る。

時刻Ｔ５までの動作シーケンスは従来のデータ書込時と
同様であり、時刻Ｔ４において、第１５図において一点
鎖線で示すように、コラムデコード信号Ｙがローレベル
からハイレベルへ移行し、ビット線対ＢＬ、ＢＬを選択
すると、トランジスタＱＩＯ，Ｑｌｌがオン状態となり
、ビット線対ＢＬ、ＢＬが書込データ伝達線ＩＬ、ＩＬ
と接続される。これにより、読出時と逆に書込データ伝
達線ＩＬ、ＩＬ上の電位が選択メモリセル１に書込まれ
ることになる。

ここで、書込時において、コラムデコード信号Ｙは時刻
Ｔ４においてローレベルからハイレベルへと立上がると
いうように説明したが、コラムデコード信号Ｙのハイレ
ベルへの移行はこのタイミングに限定されず、これより
早いタイミングで行なってもよい。

また上記説明において、データ読出時においてコラムデ
コード信号Ｙがイコライズ信号ＥＱのローレベルへの移
行と同時にハイレベルへ移行するように説明しているが
、このコラムデコード信号Ｙのハイレベルへの移行のタ
イミングは、これより少し遅れてもよい。しかしいずれ
にしても、コラムデコード信号Ｙが読出動作時において
センス動作開始前にハイレベルへ移行することが可能と
なり、高速のデータ読出が可能となる。

また、上記実施例においては、カレントミラー型増幅器
３０のトランジスタＱ１４．Ｑ１５が電源電位ＶＣＣに
接続され、トランジスタＱ１８゜Ｑ１９か接地電位に接
続される構成を示しているが、この電源電位のレベルは
これに限定されない。

また増幅器３０を構成するトランジスタの極性もこれに
限定されない。その極性を逆にした場合、電源電位レベ
ルを逆にした場合も同様にして上記実施例と同様の効果
が得られる。このときビット線ＢＬ、ＢＬ上の信号電位
極性と読出データ伝達線ＩＬ、ＩＬへの信号電位極性と
の関係は電源電位のレベルおよびトランジスタ極性を適
当に選択することにより調整することが可能である。

ここで、第１４図の半導体記憶装置に用いられるカレン
トミラー型増幅器３０の利点を第１１図の先行技術に用
いられる単純な差動センスアンプと比較しながら説明す
る。

第１１図の先行技術においては、バイポーラ差動センス
アンプの高い駆動能力（すなわち電流洪給能力）および
小信号に対する高感度という利点をＨするＢｉＣＭＯ８
差動センスアンプが使用されている。しかしながら、バ
イポーラトランジスタは小さな入力インピーダンスを何
するため、従来のフリップフロップ型センスアンプの活
性化前にビット線上に現われる小信号電圧に悪影響を及
ぼすことなく、バイポーラ差動センスアンプの入力を、
ビット線に直接接続することはできない。

したがって、第１１図の先行技術においては、ＢｉｃＭ
Ｏ３差動センスアンプの入力とビット線との間にクロッ
クドインバータが設けられる。その結果、ビット線がら
Ｂ　ｉ　ＣＭＯＳ差動センスアンプへの信号伝達におい
て遅延が生じ、また、占有面積が大きくなりメモリデバ
イスの高集債化に対して不利となる。

他方、第１４図の半導体記憶装置においては、読出デー
タのための増幅器に、例えばＣＭＯＳトランジスタが用
いられる。ＭＯＳ）ランジスタは、ゲート電極をソース
およびドレインから電気的に絶縁するゲート酸化膜を有
する。そのため、ＭＯＳトランジスタのゲート電極か入
力ゲートとして用いられると、ＭＯ３＋−ランジスタは
高入力インピーダンスをＤ（給することになる。したが
って、ＣＭＯ８差動増幅器は本来的に高入力インピーダ
ンスを有するので、第１４図の半導体記憶装置において
は高入力インピーダンスを提供する手段が全く必要とさ
れない。そのため、先行技術の欠点は除かれることにな
る。

また、第１４図の半導体記憶装置におけるカレントミラ
ー型増幅器は、２つのインバータ間の電流を反映するこ
とによる一種の正帰還を有する。

そのため、単純な差動増幅器よりも増幅速度が改浮され
ることになる。

第１６Ａ図は従来の単純な差動センスアンプの回路図を
示し、第１６Ｂ図はカレントミラー型差動増幅器の回路
図を示す。比較を簡単にするために、第１６Ａ図には、
ＢｉＣＭＯ３）ランジスタの代わりにＭＯＳトランジス
タにより構成される差動センスアンプが示される。

第１．６Ａ図の差動センスアンプは、２つのインバータ
、および、その２つのインバータと接地電位との間に設
けられる活性化トランジスタＱｃを含む。一方のインバ
ータは、ＮチャネルＭＯ８駆動トランジスタＱＤＡおよ
びＰチャネルＭＯＳ負荷トランジスタＱＬＡからなる。

他方のインバータは、ＮチャネルＭＯ８駆動トランジス
タＱｏａおよびＰチャネルＭＯＳ負荷トランジスタＱＬ
Ｂからなる。ノードＮＡおよびノードＮａからは、それ
ぞれデータ出力ＯＵＴおよびＯＵＴが出力される。ノー
ドＮＡおよびＮ、は、トランジスタＱＬＡおよびＱＬ［
１を介してハイレベルにプリチャージされている。

信号ＣＬＯＣＫがハイレベルになると、活性化トランジ
スタＱｃがオンする。それにより、ノードＮｃの電位が
引き下げられ、２つのインバータＱＬＡ／ＱＤＡおよび
ＱＬａ／Ｑｏａが活性化する。このとき、入力信号ＩＮ
およびＩＮにより、駆動トランジスタＱＤＡおよびＱｏ
ａは異なるインピーダンスになっている。その結果、ノ
ードＮ、およびＮらの電位が、駆動トランジスタＯＤＡ
およびＱｏａのインピーダンスに従って成るレベルに変
化す、る。すなわち、データ出力ＯＵＴおよびＯＵＴは
互いに独立に変化する。データ出力ＯＵＴおよびＯＵＴ
間の電圧は入力信号！ＮおよびＩＮ間の電圧によっての
み生じるため、あまり大きくない。したがって、第１１
図の先行技術においては、データ出力ＯＵＴおよびＯＵ
Ｔ間の電圧工を十分に増幅するため、レベルシフト回路
および別の差動センスアンプが設けられている。

これに対して、第１６Ｂ図のカレントミラー型増幅器は
、第１６Ａ図の差動センスアンプと同様のトランジスタ
から構成されるが、負荷トランジスタＱＬ＾およびＱＬ
ａのゲートが接地端子の変わりにノードＮＡに接続され
ている。このような構ｌ戊においては、ノードＮＦＳの
レベルがノードＮ８のレベルにより調整される。たとえ
ば、入力信号ＩＮのレベルが入力信号ＩＮのレベルより
も高いとき、トランジスタＱＤＡはトランジスタＱ。

Ｂよりも導電性が良くなる。そのため、ノードＮ、の電
位はローレベルにプルダウンする。これにより、負荷ト
ランジスタＱＬＩＩＩがより導電状態となる。その結果
、ノードＮａの電位は、第１６Ａ図に示される差動セン
スアンプよりも早くプルアップされる。このような動作
は、２つの出力ＯＵＴおよびＯＵＴ間の一種の正帰還で
ある。

第１７Ａ図は、第１６Ａ図の差動センスアンプの出力特
性の一例を示し、第１７Ｂ図は、第１６Ｂ図のカレント
ミラー型増幅器の出力特性の一例を示す。これらの特性
は、同じパラメータを用いた回路シミュレーションによ
り得られたものである。

第１７Ａ図および第１７Ｂ図から明らかなように、カレ
ントミラー型増幅器は、活性化後の一定時間内に単純な
差動センスアンプよりも大きな差動信号電圧を与える。

したがって、カレントミラー型増幅器は、単純な差動セ
ンスアンプよりも動作速度において有利である。

しかし、第１４図の半導体記憶装置においては、成る期
間にフローティング状態となるノードが存在する。すな
わち、トランジスタＱＩＯ，Ｑ１２間のノードＮ３およ
びトランジスタＱｌｌ、ＱｌＢ間のノードＮ４は、これ
らのトランジスタＱ１０〜Ｑ１３かオフしているときフ
ローティング状態となる。また、トランジス２０１６．
０１８間のノードＮ５およびトランジスタＱ１７，０１
９間のノードＮ６は、これらのトランジスタ０１６〜Ｑ
１９がオフしているときフローティング状態となる。こ
れらのノードＮ３〜Ｎ６の存在は、次のような不都合を
生じる可能性を有する。

たとえば、前サイクルにおいて、ビット線ＢＬに接続さ
れるメモリセル１にＯｖ書込みすなわち“θ″のデータ
の書込みが行なわれると仮定する。

この場合、ノードＮ３はＯｖ１ノードＮ４は５Ｖとなる
。書込終了後トランジスタＱＩＯ〜０１３はオフするの
で、ノードＮ３およびノードＮ４は、第１８図に示すよ
うに、それぞれＯｖおよび５ｖに保たれたままフローテ
ィング状態となる。次に、現サイクルにおいて、ビット
線ＢＬに接続される他のメモリセル１（以下、目的セル
と呼ぶ）についてデータの読出しが行なわれると仮定す
る。ここで、目的セルに′１”のデータが記憶されてい
る場合の読出動作を５Ｖ読出し、“０″のデータが記憶
されている場合の読出動作をＯＶ読出しと呼ぶ。

目的セルについて５Ｖ読出しが行なイ）れると、ビット
線ＢＬの電位が１／２・ＶＣＣレベルかられずかな電位
差ΔｖｌｌＩＬだけ上昇し、ビット線ＢＬの電位は１／
２・ＶＣＣレベルのまま変化しない。コラムデコード信
号Ｙがハイレベルに立上がると、ノードＮ３およびＮ４
がビット線ＢＬおよびＢＬにそれぞれ接続される。この
とき、ノードＮ３はＱＶとなっていたので、ビット線Ｂ
Ｌの電位は１／２・ＶＣＣ＋ΔＶａｔよりも低くなる。

また、ノードＮ４は５ｖとなっていたので、ビット線Ｂ
Ｌの電位は１／２・ＶＣＣよりも高くなる。

逆に、０■読出しがおこなれると、ノードＮ３およびノ
ードＮ４の影響によって、ビット線ＢＬの電位は１／２
・ＶＣＣ−ΔＶａＬよりも低くなり、ビット線ＢＬの電
位は１／２・ＶＣＣよりも高くなる。

一方、前サイクルにおいて、５Ｖ書込みすなわち“１“
のデータの書込みが行なわれた場合には、ノードＮ３お
よびノードＮ４はそれぞれ５■およびＯｖのままフロー
ティング状態となる。このため、現サイクルにおいて、
５ｖ読出しが行なわれた場合、第１８図に示すように、
ビット線ＢＬの電位は１／２・ＶＣＣ＋ΔＶａＬよりも
高くなり、ビット線ＢＬの電位は１／２・ＶＣＣよりも
低くなる。逆に、現サイクルにおいて、Ｏｖ読出しが行
なわれた場合、第１８図に示すように、ビット線ＢＬの
電位は１／２”Ｖｃｃ−ΔＶａＬよりも高くなり、ビッ
ト線ＢＬの電位は１／２−ＶＣｃよりも低くなる。

すなわち、第１９図に示すように、前サイクルが５Ｖ書
込みであるかＯＶ書込みであるかによって、現サイクル
において読出時のビット線ＢＬの電位が異なる。このた
め、前サイクルの状態により現サイクルにおいて誤動作
が起こる可能性がある。

他方、前サイクルにおいて、たとえばビット線ＢＬＩ：
接続される成るメモリセル１　（以下、前セルと呼ぶ）
についてＯｖ読出しが行なわれたと仮定する。この場合
、コラムデコード信号Ｙかハイレベルに立上がると、ノ
ードＮ５は５Ｖとなり、ノードＮ６はＯｖとなる（第２
０図参照）。読出動作の終了後コラムデコード信号Ｙが
ローレベルに立下がると、ノードＮ５およびＮ６はそれ
ぞれ５ｖおよびＯｖのままフローティング状態となる。

現サイクルにおいて、他のメモリセル１（目的セル）に
ついてＯｖ読出しが行なわれた場合、ノードＮ５および
Ｎ６はそれぞれ５ｖおよびＯＶのまま変化しない。しか
し、現サイクルにおいて、目的セルについて５ｖ読出し
が行なわれた場合には、ノードＮ５は５ｖから０■に変
化し、ノードＮ６はＯＶから５ｖに変化する。したがっ
て、第２０図において、■−■の動作と■−■との動作
とでは、その動作時間に差が生じることになる。

、このように、前サイクルの状態によって現サイクルの
動作時間に差が生じると、動作が不安定となり、使用条
件によっては誤動作が生じる可能性がある。そのため、
設π−１および使用に際して不便となる。また、デバイ
スのテスト時に動作時間のばらつきを考慮することは困
難である。そこで、次の実施例に示すような半導体記憶
装置が発明された。

第１図は、この発明の一実施例による半導体記憶装置の
主要部の構成を示す回路図である。

第１図の半導体記憶装置が第１４図の半導体記憶装置と
異なるのは次の点である。まず、ビット線ＢＬおよびＢ
Ｌと書込データ伝達線ＩＬおよびＩＬとの間には、それ
ぞれＮチャネルＭＩＳトランジスタＱ１２およびＱ１３
のみが接続されており、そのトランジスタＱ１２および
Ｑ１３ゲートには書込コラムデコード信号ＹＷが与えら
れる。

書込コラムデコード信号ＹＷは、コラムデコード信号Ｙ
と書込指示信号Ｗとの論理積をとることにより得られる
。また、カレントミラー型増幅器３０において、Ｎチャ
ネルＭＩＳトランジスタＱ１６は接地電位とノードＮ７
との間に結合され、ＮチャネルＭＩＳトランジスタＱ１
７は接地電位とノードＮ８との間に結合されている。そ
れらのトランジスタＱ１６およびＱ１７のゲートはそれ
ぞれビット線ＢＬおよびＢＬに接続されている。Ｎチャ
ネルＭＩＳトランジスタＱ１８はノードＮ７と読出デー
タ伝達線ＯＬとの間に接続され、ＮチャネルＭＩＳ）ラ
ンジスタＱ１９はノードＮ８と読出データ伝達線ＯＬと
の間に接続されている。

トランジスタＱ１ｇ、Ｑ１９のゲートにはコラムデコー
ド信号Ｙが与えられる。その他の部分の構成は、第１４
図に示される構成と同様である。

次に、第１図の半導体記憶装置の動作を第２図のタイミ
ングチャートを用いて説明する。

読出サイクルにおいて、時刻Ｔ１以前においては、イコ
ライズ信号ＥＱがハイレベルにあり、ビット線ＢＬ、Ｂ
ＬはトランジスタＱ７〜Ｑ９を介してプリチャージ電位
ｖ６Ｌ　（１／２・ＶＣＣレベル）にプリチャージされ
ている。そのため、トランジスタＱ１６．Ｑ１７はオン
し、ノードＮ７およびＮ８は接地電位となっている。

時刻Ｔ１において、イコライズ信号ＥＱがローレベルに
立下がると、ビット線ＢＬ、ＢＬはフローティング状態
となる。また、コラムデコード信号Ｙがハイレベルに立
上がると、トランジスタＱ１８、Ｑ１９がオンし、カレ
ントミラー型増幅器３０が活性化される。このとき、書
込コラムデコード信号ＹＷはローレベルのまま変化せず
、したがってトランジスタＱ１２，０１３はオフ状態を
維持する。

時刻Ｔ２において、選択されたワード線ＷＬの電位がハ
イレベルに立上がると、メモリセル１内の情報がビット
線Ｂ、Ｌ上へ読出される。メモリセル１内に“１“のデ
ータが記憶されている場合には、第２図に実線で示すよ
うに、ビット線ＢＬの電位がプリチャージ電位よりもわ
ずかに上昇し、ビット線ＢＬの電位はプリチャージ電位
を保持する。このビット線電位の変化はカレントミラー
型増幅器３０により高速に増幅され、読出データ伝達線
ＯＬ、ＯＬへ出力される。この場合は、読出データ伝達
線ＯＬの電位はトランジスタＱ１８゜Ｑ１６を介して高
速に接地電位に放電される。−方、読出データ伝達線Ｏ
Ｌの電位はプリチャージ電位のままである。

この実施例においても、ビット線対ＢＬ、　　ＢＬと読
出データ伝達線ＯＬ、ＯＬとは直接接続されていない。

したがって、読出データ伝達線ＯＬ。

ＯＬが有する負荷容量やその電位レベルがビット線ＢＬ
、ＢＬの電位に何ら影響を及ぼすことはない。また、書
込データ伝達線ＩＬ、ＩＬはトランジスタＱ１２．０１
３によりビット線ＢＬ、ＢＥ。

と切り離されているため、書込データ伝達線ＩＬ。

ＩＬが有する負荷容量がビット線ＢＬ、ＢＬ上の信号電
位に悪影響を及ぼすこともない。したがって、ワード線
ＷＬの電位の立上がり直後において、ビット線ＢＬ、Ｂ
Ｌ間の微小な電位差がカレントミラー型増幅器３０によ
り検出され情報の読出しが正確かつ高速に行なわれる。

時刻Ｔ３において、センスアンプ２，３がセンスアンプ
活性化信号ｓｏ、ｓｏに応答して活性化され、ビット線
ＢＬ、ＢＬ上の微小な信号電位差がさらに拡大される。

これにより、選択されたワード線ＷＬに接続されるメモ
リセル１に対して再書込みが行なわれる。

時刻Ｔ５において、ワード線ＷＬの電位およびコラムデ
コード信号Ｙがローレベルに立下がると、カレントミラ
ー型増幅器３０も不活性状態となる。

これにより、読出データ伝達線ＯＬ、ＯＬ上の電位もト
ランジスタＱ１４．Ｑ１５を介して電源電位ＶＣＣに充
電される。

時刻Ｔ６において、センスアンプ活性化信号５Ｏ１ＳＯ
が不活性状態へ移行すると、それに応じてセンスアンプ
２．３も不活性状態となる。このとき同時に、イコライ
ズ信号ＥＱがハイレベルに立上がり、ビット線ＢＬ、Ｂ
ＬはトランジスタＱ７〜Ｑ９を介してプリチャージ電位
Ｖ＆Ｌにプリチャージされる。

なお、上述の説明においては、選択メモリセル１が情報
“１”を有する場合について説明したが、選択メモリセ
ル１が情報“０”を有する場合には、第２図において点
線で示すような信号波形が得られる。

書込サイクルにおいては、書込指示信号Ｗがハイレベル
となる。このとき、書込回路から外部書込データが相補
の形（たとえば“１“０”）で書込データ伝達線ＩＬ、
ＩＬへ伝達される。

時刻Ｔ１においてイコライズ信号ＥＱがローレベルに立
下がった後、コラムデコード信号Ｙがハイレベルに立上
がる。これにより、書込コラムデコード信号ＹＷが同時
にハイレベルに立上がり、トランジスタＱ１２．０１３
がオンする。これにより、書込データ伝達線ＩＬ、ＩＬ
がビット線ＢＬ、ＢＬにそれぞれ接続され、ビット線Ｂ
Ｌの電位が電源電位ＶＣＣに上昇し、ビット線ＢＬの電
位が接地電位に下降する。

時刻Ｔ３において、センスアンプ２，３がセンスアンプ
活性化信号ｓｏ、ｓｏに応答して活性化される。時刻Ｔ
５において、ワード線ＷＬの電位、コラムデコード信号
Ｙおよび書込コラムデコード信号ＹＷがローレベルに立
下がる。これにより、選択されたメモリセル１へ“１“
のデータが書込まれる。

時刻Ｔ６において、センスアンプ２，３がセンスアンプ
活性化信号ｓｏ、ｓｏに応答して不活性状態となる。こ
のとき同時に、イコライズ信号ＥＱがハイレベルに立上
がるため、ビット！ＩＢＬ。

ＢＬは再びトランジスタＱ７〜Ｑ９を介してプリチャー
ジ電位Ｖａｔにプリチャージされる。その後、書込指示
信号Ｗがローレベルに立下がり、書込データ伝達線ＩＬ
、ＩＬは所定の電位にプリチャージされる。

第１図の半導体記憶装置においては、第１４図の半導体
記憶装置のようにノードＮ３．Ｎ４が存在しないので、
現サイクルの読出動作が前サイクルの書込動作によって
影響を受けることはない。

また、第２０図に示すように、カレントミラー型増幅器
３０のノードＮ７およびＮ８は、読出サイクル前のイコ
ライズ期間にトランジスタＱ１６およびＱ１７を介して
放電され、Ｏｖとなる。したがって、現サイクルにおい
て、目的セルについてＯＶ読出しが行なわれる場合には
、ノードＮ７はＯｖから５ｖに変化し、ノードＮ８はＯ
Ｖのまま変化しない。一方、現サイクルにおいて、目的
セルについて５ｖ読出しが行なわれる場合には、ノード
Ｎ７はＯｖのまま変化せず、ノードＮ８はＯｖから５Ｖ
に変化する。すなわち、第２０図において、■−■の動
作および■−■の動作に要する時間は等しくなる。この
ように、現サイクルの動作が前サイクルの動作の影響を
受けず、動作が安定となる。したがって、使用条件によ
って誤動作が生じる可能性もなくなる。

第３図は、この発明の一実施例による半導体記憶装置の
全体構成を示すブロック図である。

第３図において、行アドレス入力端子２０１と列アドレ
ス入力端子２０２とが別々に設けられ、各端子を介して
ロウアドレスバッファ２０４およびコラムアドレスバッ
ファ２０５へそれぞれ行アドレス信号および列アドレス
信号が与えられる。

ロウアドレスバッファ２０４およびコラムアドレスバッ
ファ２０５は、チップセレクト信号Ｃ８に応答して、そ
れぞれ外部から与えられるアドレス信号を内部行アドレ
ス信号ＲＡおよび内部列アドレス信号ＣＡとして取込む
。ロウデコーダ２０６は、内部行アドレス信号ＲＡに応
答してメモリセルアレイ２０８から１本のワード線を選
択する。

コラムデコーダ２０７は、内部列アドレス信号ＣＡに応
答してコラムデコード信号Ｙを発生しくカレントミラー
型増幅器＋出力線）ブロック２０９およびＡＮＤ回路２
２２に与える。

一方、書込バッファ２２１は、書込端子２１３に与えら
れる書込指示信号ＷをＡＮＤ回路２２２に与える。ＡＮ
Ｄ回路２２２は、コラムデコード信号Ｙと書込指示信号
Ｗとの論理積をとり、書込コラムデコード信号ＹＷとし
て（センスアンプ十入力線）ブロック２１０に与える。

（カレントミラー型増幅器＋出力線）ブロック２０９に
より読出されたデータは読出回路２１１を介して出力デ
ータＩ）ｏｕｙとして出力される。

一方、書込データＤ、Ｎは、書込回路２１２を介して（
センスアンプ十入力線）ブロック２１０に与えられる。

第３図の構成においては、第４図に示すように、チップ
セレクト信号Ｃ８の立下がりのタイミングで行アドレス
信号および列アドレス信号が同時に取込まれ、ロウデコ
ーダ２０６およびコラムデコーダ２０７に与えられるの
で、カレントミラー型増幅器の早期活性化による読出動
作の高速化が可能となる。

第５図は、この発明の他の実施例による半導体記憶装置
の全体構成を示すブロック図である。

この実施例においては、列アドレス入力端子２０２に与
えられるアドレス信号がコラムアドレスバッファ２０５
を介してコラムデコーダ２０７およびＡＮＤ回路２２２
に入力される。また、書込端子２１３に与えられる書込
指示信号Ｗは書込バッファ２２１を介してＡＮＤ回路２
２２に与えられる。ＡＮＤ回路２２２は、内部列アドレ
ス信号ＣＡと書込指示信号Ｗとの論理積により得られる
信号ＷＣＡをコラムデコーダ２０７に与える。コラムデ
コーダ２０７は、信号ＷＣＡに応答して、書込コラムデ
コード信号ＹＷ（図示せず）を（センスアンプ十入力線
）ブロック２１０に与える。

第６図は、この発明のさらに他の実施例による半導体記
憶装置の全体構成を示すブロック図である。

この実施例においては、２つのコラムデコーダ２０７ａ
および２０７ｂが設けられている。列アドレス入力端子
２０２に与えられるアドレス信号は、コラムアドレスバ
ッファ２０５を介してコラムデコーダ２０７ａおよび２
０７ｂに与えられる。

コラムデコーダ２０７ａは、内部列アドレス信号ＣＡに
応答してコラムデコード信号Ｙを発生しくカレントミラ
ー型増幅器＋出力線）ブロック２０９に与える。一方、
コラムデコーダ２０７ｂは、内部列アドレス信号ＣＡに
応答してコラムデコード信号Ｙを発生しＡＮＤ回路２２
２に与える。書込端子２１３に与えられる書込指示信号
Ｗは、書込バッファ２２１を介してＡＮＤ回路２２２に
与えられる。ＡＮＤ回路２２２は、コラムデコード信号
Ｙと書込指示信号Ｗとの論理積をとり、書込コラムデコ
ード信号ＹＷとして（センスアンプ十入力線）ブロック
２１０に与える。

この実施例においては、２つのコラムデコーダ２０７ａ
および２０７ｂが設けられているが、コラムデコーダ２
０７ａから（カレントミラー型増幅器十出力線）ブロッ
ク２０９に与えるコラムデコード信号Ｙの配線が容易と
なる。

なお、この発明は、データの読出時に、ダミーセルに記
憶される電位を比較電位として用いる方式の半導体記憶
装置にも適用することができる。

［発明の効果］ 以上のように第１の発明によれば、ビット線対と１対の
書込データ伝達線との間にビット線電位に悪影響を与え
るノードが存在しないので、誤動作がなくなるとともに
アクセス時間の高速化が図られる。

また、第２の発明によれば、増幅手段の第１および第２
のノードがビット線対のイコライズ時に所定の電位に設
定されるので、微小電位差の増幅時に問題となるフロー
ティングノードの影響がなくなり、動作の安定化および
アクセス時間の高速化が図られる。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体記憶装置の主
要部の構成を示す回路図である。第２図は第１図の半導
体記憶装置の読出動作および書込動作を説明するための
タイミングチャートである。 第３図は第１図の半導体記憶装置の全体構成を示すブロ
ック図である。第４図は第３図の半導体記憶装置におけ
るアドレス信号の取込みタイミングを示すタイミングチ
ャートである。第５図はこの発明の他の実施例による半
導体記憶装置の全体構成を示すブロック図である。第６
図はこの発明のさらに他の実施例による半導体記憶装置
の全体構成を示すブロック図である。第７図は従来の半
導体記憶装置の全体構成を示すブロック図である。 第８図は第７図の半導体記憶装置におけるアドレス信号
の取込みタイミングを示すタイミングチャートである。 第９図は従来の半導体記憶装置の主要部の構成を示す回
路図である。第１０図は第９図の半導体記憶装置の動作
を説明するためのタイミングチャートである。第１１図
は他の従来の半導体記憶装置の主要部の構成を示す回路
図である。 第１２図は第１１図の半導体記憶装置の各部の電圧変化
を示す波形図である。第１３図はクロックドインバータ
の構成を示す回路図である。第１４図はこの発明の基礎
となる半導体記憶装置の主要部の構成を示す回路図であ
る。第１５図は第１４図の半導体記憶装置の動作を説明
するためのタイミングチャートである。第１６Ａ図は従
来の差動センスアンプの構成を示す回路図であり、第１
６Ｂ図はこの発明に用いられるカレントミラー型増幅器
の構成を示す回路図である。第１７Ａ図は第１６Ａ図の
差動センスアンプの出力特性を示す図であり、第１７８
図は第１６Ｂ図のカレントミラー型増幅器の出力特性を
示す図である。第１８図は第１４図の半導体記憶装置に
おいて前サイクルにおけるノードの影響を説明するため
の図である。 第１９図は第１４図の半導体記憶装置においてビット線
電位の前サイクルによる影響を説明するための図である
。第２０図は第１４図の半導体記憶装置および第１図の
半導体記憶装置におけるノードの電位変化を示す図であ
る。 図において、１はメモリセル、２，３はセンスアンプ、
４，５はセンスアンプ活性化手段、３０はカレントミラ
ー型増幅器、Ｑ１２．Ｑ１３．Ｑ１６〜Ｑ１９はＮチャ
ネルＭＩＳトランジスタ、Ｑ１４．Ｑ１５はＰチャネル
ＭＩＳトランジスタ、Ｎ７．Ｎ８はノード、ＷＬはワー
ド線、ＢＬ、ＢＬはビット線、ＩＬ、ＩＬは書込データ
伝達線、ＯＬ、ＯＬは読出データ伝達線、Ｙはコラムデ
コード信号、ＹＷは書込コラムデコード信号である。 なお各図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）行および列状に配列される複数のメモリセルから
   なるメモリセルアレイと、前記メモリセルアレイから１
   行を選択するための複数のワード線と、前記メモリセル
   アレイから１列を選択するための複数のビット線とを有
   し、前記複数のビット線が折返しビット線対を構成する
   ように配設された半導体記憶装置であって、 外部から与えられる行アドレスを受ける行アドレス入力
   手段と、 前記行アドレス入力手段からの行アドレスに応答して、
   前記メモリセルアレイから１行を選択する行選択手段と
   、 外部から与えられる列アドレスを受ける列アドレス入力
   手段と、 前記列アドレス入力手段からの列アドレスに応答して、
   前記メモリセルアレイから１列のメモリセルを選択する
   ために１組のビット線対を選択する列選択手段と、 外部から与えられる書込信号を受ける書込信号入力手段
   と、 データ書込時において、前記行アドレスおよび列アドレ
   スにより選択されたメモリセルへ書込まれるべきデータ
   を伝達するための１対の書込データ伝達線と、 データ書込時において、前記列選択手段の出力および前
   記書込信号入力手段からの前記書込信号に応答して、前
   記列アドレスにより選択された１組のビット線対を前記
   １対の書込データ伝達線に接続する接続手段と、 前記１対の書込データ伝達線と別に設けられ、データ読
   出時において前記列アドレスにより選択された１組のビ
   ット線対上のデータを伝達するための１対の読出データ
   伝達線と、 前記列選択手段の出力に応答して、前記選択されたビッ
   ト線対上のデータに従って、前記１対の、読出データ伝
   達線を駆動する増幅手段とを備え、前記増幅手段は、 前記選択されたビット線対の電圧差を検出する手段、 前記選択されたビット線対のビット線電圧をそれぞれ増
   幅する第１および第２の電圧増幅手段、前記第１および
   第２の電圧増幅手段の間の正帰還信号の流通経路を確立
   し、前記第１および第２の電圧増幅手段の電圧変化の割
   合を増加させる手段、 前記第１および第２の電圧増幅手段に応答して、第１お
   よび第２の電流を調整する手段、 前記第１および第２の電流を電圧差に変換する手段、お
   よび 前記電圧差を前記１対の読出データ伝達線に与える手段
   を含む、半導体記憶装置。
2. （２）行および列状に配置される複数のメモリセルから
   なるメモリセルアレイと、前記メモリセルアレイから１
   行を選択するための複数のワード線と、前記メモリセル
   アレイから１列を選択するための複数のビット線とを有
   し、前記複数のビット線が折返しビット線対を構成する
   ように配設された半導体記憶装置であって、 外部から与えられる行アドレスを受ける行アドレス入力
   手段と、 前記行アドレス入力手段からの行アドレスに応答して、
   前記メモリセルアレイから１行を選択する行選択手段と
   、 外部から与えられる列アドレスを受ける列アドレス入力
   手段と、 前記列アドレス入力手段からの列アドレスに応答して、
   前記メモリセルアレイから１列を選択するために１組の
   ビット線対を選択する列選択手段と、 データ書込時において、前記列選択手段の出力に応答し
   て、前記列アドレスにより選択された１組のビット線対
   と接続され、前記行アドレスおよび列アドレスにより選
   択されたメモリセルへ書込まれるべきデータを伝達する
   ための１対の書込データ伝達線と、 前記１対の書込データ伝達線と別に設けられ、データ読
   出時において前記列アドレスにより選択された１組のビ
   ット線対上のデータを伝達するための１対の読出データ
   伝達線と、 前記列選択手段の出力に応答して、前記選択されたビッ
   ト線対上のデータに従って、前記１対の読出データ伝達
   線を駆動する増幅手段とを備え、前記増幅手段は、各ビ
   ット線対に対応して設けられた絶縁ゲート型の第１、第
   ２、第３および第４の電界効果素子と、前記各ビット線
   対に対応して設けられた第１および第２のノードと、少
   なくとも１つの絶縁ゲート型の第５および第６の電界効
   果素子とを含み、 前記第１の電界効果素子は、所定の第１の電位と対応す
   る前記第１のノードとの間に結合され、かつ対応する前
   記ビット線対の一方に接続される制御端子を有し、 前記第２の電界効果素子は、前記所定の第１の電位と対
   応する前記第２のノードとの間に結合され、かつ対応す
   る前記ビット線対の他方に接続される制御端子を有し、 前記第３の電界効果素子は、対応する前記第１のノード
   と前記１対の読出データ伝達線の一方との間に結合され
   、かつ前記列選択手段の出力を受ける制御端子を有し、 前記第４の電界効果素子は、対応する前記第２のノード
   と前記１対の読出データ伝達線の他方との間に結合され
   、かつ前記列選択手段の出力を受ける制御端子を有し、 前記第５の電界効果素子は、所定の第２の電位と前記１
   対の読出データ伝達線の一方との間に結合され、かつ制
   御端子を有し、 前記第６の電界効果素子は、前記所定の第２の電位と前
   記１対の読出データ伝達線の他方との間に結合され、か
   つ前記第５の電界効果素子の制御端子および前記１対の
   読出データ伝達線の一方または他方に接続される制御端
   子を有する、半導体記憶装置。