JPH0787035B2 - 半導体記億装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特にアクセス時間を
大幅に短縮することができ、高速読出動作を実現するこ
とのできる半導体記憶装置の構成に関する。

［従来の技術］ 近年たとえばダイナミック型MOSRAM（MOSトランジスタ
を用いたランダム・アクセス・メモリ）等の高集積メモ
リ装置においては、その高集積化とともに、アクセス時
間（データ読出に要する時間）を大幅に短縮することに
より、読出動作を高速化することが望まれている。

第４図は従来のダイナミック・ランダム・アクセス・メ
モリ（以下、DRAMと称す）における１対のビット線にお
けるメモリセルおよびセンスアンプ構造の一例を概念的
に簡単化して示す図である。第４図において、ビット線
BL,▲▼は対をなし、折返しビット線対を構成す
る。すなわち、ビット線BL,▲▼上には互いに相補
な信号が現われることになる。ビット線BL,▲▼と
直交する方向に複数のワード線が設けられる。但し、第
４図においては、１本のワード線WLのみが代表的に示さ
れる。ワード線とビット線との交点にはメモリセルが設
けられ、メモリセルは行および列状に配列される。また
図においては、ビット線BLとワード線WLとの交点に設け
られる１個のメモリセル１のみが代表的に示される。メ
モリセル１は１トランジスタ・１キャパシタ型の構成を
有し、情報を記憶するメモリ容量C0と、ワード線WL上に
与えられる信号に応答してオン状態となり、メモリセル
容量C0をビット線BLへ接続するＮチャネルMIS（金属−
絶縁膜−半導体）トランジスタQ0とを備える。

ビット線対BL,▲▼上の信号電位差を増幅するため
に、フリップフロップ型のセンスアンプ2,3が設けられ
る。センスアンプ２はＮチャネルMISトランジスタQ1,Q2
から構成され、低電位側のビット線電位を接地電位に放
電する。MISトランジスタQ1のゲートはビット線BLに接
続され、ドレインはビット線▲▼に接続される。MI
SトランジスタQ2のゲートがビット線▲▼に接続さ
れ、ドレインがビット線BLに接続される。MISトランジ
スタQ1,Q2のソースはノードN1に接続される。ノードN1
にはセンスアンプ活性化信号S0に応答してセンスアンプ
２を活性化するセンスアンプ活性化手段４が接続され
る。センスアンプ活性化手段４はセンスアンプ活性化信
号S0に応答してオン状態となり、ノードN1を接地電位に
接続するｎチャネルMISトランジスタQ5から構成され
る。

センスアンプ３は、ｐチャネルMISトランジスタQ3,Q4と
から構成され、センスアンプ活性化手段５からの信号に
応答して活性化され、高電位側のビット線電位を電源電
位Vccに充電する。MISトランジスタQ3のゲートはビット
線BLに接続され、MISトランジスタQ4のゲートはビット
線▲▼に接続される。MISトランジスタQ3,Q4の一方
導通端子はビット線▲▼,BLにそれぞれ接続され、
他方導通端子は共通にノードN2に接続される。ノードN2
はセンスアンプ活性化手段５出力が伝達される。センス
アンプ活性化手段５は、センスアンプ活性化信号▲
▼に応答してオン状態となり、ノードN2へ電源電位Vcc
を伝達するｐチャネルMISトランジスタQ6から構成され
る。

イコライズ信号EQに応答してビット線対BL,▲▼上
の電位をプリチャージしかつイコライズするためにプリ
チャージ／イコライズ手段６が設けられる。イコライズ
／プリチャージ手段６は、イコライズ信号EQに応答して
オン状態となり、ビット線対BL,▲▼を電気的に短
絡するイコライズ用ＮチャネルMISトランジスタQ7と、
イコライズ信号EQに応答してプリチャージ電位V_BLをビ
ット線BL上へ伝達するプリチャージ用ＮチャネルMISト
ランジスタQ8と、イコライズ信号EQに応答してオン状態
となり、プリチャージ電位V_BLをビット線▲▼上へ
伝達するプリチャージ用ＮチャネルMISトランジスタQ9
とから構成される。通常プリチャージ電位V_BLは内部電
圧発生回路により発生され、所定の電位（たとえば電源
電圧Vccの半分、すなわちVcc/2の電位）に設定されてい
る。

さらに、各ビット線BL,▲▼にはコラムデコーダ
（図示せず）からのビット線対選択信号（コラムデコー
ド信号）Ｙに応答してオン状態となり、ビット線BL,▲
▼をデータ入出力バスI/O,▲▼へ接続するた
めのＮチャネルMISトランジスタQ10,Q11がそれぞれ設け
られる。データ入出力バス対I/O,▲▼は通常、ク
ロック信号CLKに応答してオン状態となるＮチャネルMIS
トランジスタQ22,Q23により所定電位Ｖ′_BLにプリチャ
ージされる。データ入出力バス対I/O,▲▼は入出
力バッファを介してデータのやりとりを行なう。

第５図は第４図に示される半導体記憶装置の動作を示す
信号波形図であり、第４図に示される信号と同一の符号
はそれぞれの信号の波形を示している。以下、第４図お
よび第５図を参照して従来の半導体記憶装置の動作につ
いて説明する。

時刻T1においてイコライズ信号EQがハイレベルからロー
レベルに低下すると、MISトランジスタQ7,Q8,Q9がとも
にオフ状態となり、ビット線BL,▲▼のプリチャー
ジおよびイコライズ動作が終了し、ビット線BL,▲
▼はフローティング状態となる。

時刻T2において、外部アドレスに応答して、１本のワー
ド線WLが選択されると、選択されたワード線WLの電位が
上昇し始める。これに応答して、選択されたワード線WL
に接続されるメモリセル１のトランジスタQ0がオン状態
となり、メモリセル１の有する情報に応じて信号電位変
化かビット線BL,▲▼上に生じる。ここで第５図に
おいては、メモリセル１が情報“1"を記憶している場合
のビット線上の信号電位変化が実線で示され、メモリセ
ル１が情報“0"を有する場合のビット線上の信号電位変
化が破線で示されている。

ビット線対BL,▲▼上の読出信号電位が確定する
と、時刻T3においてセンスアンプ活性化信号S0,▲
▼がそれぞれ上昇、下降し始める。これにより、MISト
ランジスタQ5,Q6がオン状態となり、ノードN1は接地電
位、ノードN2は電源電位Vccにそれぞれ充放電される。
この結果、フリップフロップ型センスアンプ2,3が共に
活性化されてビット線BL,▲▼のうち高電位側のビ
ット線BLの電位はセンスアンプ３を介して電源電位Vcc
にまで充電され、一方低電位側のビット線▲▼はセ
ンスアンプ２を介して接地電位にまで放電される。すな
わちセンスアンプ2,3が活性化されることによりビット
線対BL,▲▼上に生じていた微小な信号電位差が増
幅されたことになる。

センスアンプの増幅動作の後、時刻T4において、コラム
デコーダからのビット線対選択信号（コラムデコード信
号）Ｙがハイレベルとなると、MISトランジスタQ10,Q11
がオン状態となり、ビット線BL,▲▼上の電位がデ
ータ入出力バスI/O,▲▼上にそれぞれ伝達され
る。このデータ入出力バスI/O,▲▼上に伝達され
た電位は、その後図示しないプリアンプ等の増幅手段に
より増幅された後データ出力バッファ、外部出力端子
（図示せず）を介して外部に伝達される。

データの外部端子への伝達が終了すると、時刻T5におい
てワード線WLの電位がハイレベルからローレベルに低下
し、ビット線対選択信号Ｙのレベルもハイレベルからロ
ーレベルに低下する。これによりデータ入出力バス対I/
O,▲▼上の電位はプリチャージ電位に戻る。

次に時刻T6において、センスアンプ活性化信号S0,▲
▼がハイレベルからローレベル、ローレベルからハイ
レベルへとそれぞれ移行し、センスアンプ2,3が共に不
活性状態とされる。このときまたイコライズ信号EQがハ
イレベルとなり、プリチャージ／イコライズ手段６が活
性され、ビット線BL,▲▼上の電位が所定の電位V_BL
にプリチャージされ、かつ各ビット線対BL,▲▼電
位がイコライズされる。

上述の動作がデータ読出時における動作の概略である。
一方データ書込動作においては、信号波形のタイミング
は第５図に示されるものと同様であり、データの流れが
読出時と逆方向になり、データ入力バッファ→データ入
出力バス対→選択されたメモリセルとなる。すなわち、
データ書込バッファ（図示せず）により外部から与えら
れる書込データが相補の形（たとえばD_IN,▲▼）
でデータ入出力バスI/O,▲▼上に伝達される。時
刻T1からT3までの動作シーケンスを経た後に、時刻T4に
おいてビット線選択信号Ｙがローレベルからハイレベル
になると、MISトランジスタQ10,Q11がオン状態となり、
データ入出力バス対I/O,▲▼上の信号電位が選択
されたメモリセルへ伝達されることになり、これにより
書込が行なわれたことになる。このとき、センスアンプ
2,3も時刻T3において活性化されておりワード線WLのハ
イレベルへの移行により、ビット線BL,▲▼上の信
号電位を増幅しているが、外部からのデータ入力バッフ
ァにより、データ入出力バスI/O,▲▼上に書込デ
ータが伝達されているため、たとえセンスアンプ2,3に
より増幅された信号レベルと書込データの信号電位レベ
ルが逆であっても、書込データに応じて信号電位がビッ
ト線BL,▲▼上に現われることになり、これにより
書込データの選択メモリセルへの書込がオン状態のMIS
トランジスタQ0を介して行なわれることになる。

［発明が解決しようとする課題］ 上述のように、従来の半導体記憶装置の構成において
は、データの読出と書込とが同一のデータ入出力バス対
I/O,▲▼を介して行なわれているので、データ読
出の際にも、ビット線対BL,▲▼とデータ入出力バ
ス対I/O,▲▼がMISトランジスタQ10,Q11を介して
接続される。高速読出のためには、このビット線対とデ
ータ入出力バス対との接続をできるだけ早く行なうこと
が好ましい。しかしながら、たとえばワード線WLの立上
がり時間T2からセンスアンプ2,3が活性化されるセンス
開始時間T3の間にこのビット線対とデータ入出力バス対
との接続を行なった場合、データ入出力バスの有する負
荷容量がビット線に加わるので、ビット線上の読出信号
レベルが低下し、センスアンプが確実なセンス動作を行
なうことができなくなり、場合によっては誤動作が生じ
るおそれがある。したがって、ビット線対とデータ入出
力バス対との接続は、センスアンプ2,3が活性化され、
ビット線対BL,▲▼上の信号電位が確定した後に行
なう必要があり、データ読出時における選択ビット線対
とデータ入出力バス対との接続を時刻T3以前に行なうこ
とができない。このため、読出動作の高速化を図る上で
限界があり、アクセス時間をより短縮することが困難で
あるという問題があった。すなわちデータ読出と書込と
を同一のデータ入出力バス対を用いて行なう構成の場合
には、データ読出時のアクセス時間の短縮が困難である
という問題があった。

それゆえ、この発明の目的は上述のような従来の半導体
記憶装置の有する問題を除去し、アクセス時間を大幅に
短縮することができ、高速読出を達成することのできる
半導体記憶装置を提供することである。

［課題を解決するための手段］ この発明に係る半導体記憶装置は、読出専用のデータ線
対と書込専用のデータ線対とを別々に設け、読出専用デ
ータ線対を、各々が、所定数のビット線対に共通に設け
られる複数の副データ線対と、複数の副データ線対に共
通に設けられる１対の主データ線対とから構成し、各ビ
ット線対と副データ線対との間に、副データ線対を出力
ノードとし、ビット線対電位をその入力信号とする読出
用増幅器を設けたものである。この読出用増幅器はコラ
ムデータ出力により活性化される。差動増幅型増幅器
は、各ビット線対に対して配置される駆動回路手段と、
各副読出データ線対に対応して配置されて対応の副読出
データ線対に電流を供給する好ましくはカレントミラー
型回路で構成される電流負荷回路手段とを備える。駆動
回路手段は、各ビット線対上のビット線の電位に応じて
そのコンダクタンスが変化する１対の可変コンダクタン
ス素子と、これら１対の可変コンダクタンス素子それぞ
れと直列に接続され、導通時１対の可変コンダクタンス
素子と自身を介して第１の電位と対応の副読出データ線
対との間に電流経路を形成する１対の活性化素子を備え
る。

［作用］ 読出用増幅器は、選択ビット線上の微小信号電位差をビ
ット線電位に悪影響を及ぼすことなく高速で増幅し、出
力ノード（副データ線対）を介して主データ線対に伝達
する。したがって、センスアンプ活性化前に、主データ
線上に選択メモリセルの情報を確実に読出すことがで
き、データ読出時におけるアクセス時間の大幅な短縮が
可能となる。また、副読出データ線対にそれぞれ好まし
くはカレントミラー回路で構成される電流供給手段を設
けることにより、この電流供給手段の負荷を軽減するこ
とができ、高速で副読出データ線対のデータを増幅する
ことができる。

［発明の実施例］ 以下、この発明の一実施例について図面を参照して説明
する。以下の説明において、第４図に示される従来の半
導体記憶装置と同一または相当部分には同一の参照番号
が付されている。

第１図はこの発明の一実施例である半導体記憶装置の主
要部の構成を概略的に示す図である。第１図を参照して
ビット線対BL,▲▼には、従来と同様にフリップフ
ロップ型センスアンプ2,3、プリチャージ／イコライズ
回路手段６、１トランジスタ・１キャパシタ型のメモリ
セル１が接続される。また、ビット線対BL,▲▼に
は、コラムデコーダ（図示せず）からのビット線対選択
信号（コラムデコード信号）Ｙに応答してオン状態とな
るMISトランジスタQ10,Q11が設けられている。

また、従来と同様にセンスアンプ２を活性化するための
信号を発生するセンスアンプ活性化用トランジスタQ5、
センスアンプ３を活性化するための信号を発生するセン
スアンプ活性化トランジスタQ6がそれぞれ設けられてい
る。第１図をさらに参照すると、半導体記憶装置のアク
セス時間を短縮化するために、書込データのみを伝送す
るデータ線対と読出データのみを伝達するためのデータ
線対とが別々に設けられる構成となっている。すなわ
ち、データの書込は、データ書込回路から書込専用デー
タ線対IL,▲▼、MISトランジスタQ12,Q13を介して
行なわれ、一方データ読出は読出データ専用副データ線
対OLs,▲▼および読出データ専用主データ線対OL
m,▲▼を介して行なわれる構成となっている。

書込専用データ線対IL,▲▼は、書込指示信号Ｗに
応答してオン状態となるMISトランジスタQ12,Q13を介し
て選択ビット線対と接続される構成となっている。すな
わち、コラムデコーダ出力Ｙに応答してオン状態となる
Q10,Q11と書込専用データ線対IL,▲▼との間に、書
込動作時においてのみオン状態となるトランジスタQ12,
Q13がそれぞれ設けられている。

データ読出経路としては、ビット線対BL,▲▼上の
信号電位を検知増幅するためにカレントミラー型増幅器
が設けられる。この増幅器はトランジスタQ14〜QQ19か
ら構成され、ビット線対BL,▲▼はその入力ゲート
に接続され、出力ノードが読出専用副データ線対OLs,▲
▼を構成している。

より特定的にいえば、カレントミラー型増幅器は、たと
えば電源電位Vccがそを一方導通端子が接続され、その
他方導通端子が副データ線OLsに接続されるＰチャネルM
ISトランジスタQ14と、その一方導通端子がたとえば電
源電位Vccに接続され、その他方導通端子がそのゲート
およびトランジスタQ14のゲートに接続されかつ副デー
タ線▲▼に接続されるＰチャネルMISトランジス
タQ15と、その一方導通端子が副データ線▲▼に
接続され，そのゲートがビット線BLに接続されるＮチャ
ネルMISトランジスタQ16と、その一方導通端子が副デー
タ線OLsに接続され、そのゲートがビット線▲▼に
接続されるＮチャネルMISトランジスタQ17と、コラムデ
コーダ（図示せず）からのビット線対選択信号Ｙに応答
してオン状態となり、トランジスタQ16,Q17の他方導通
端子をともにノードN3を介して接地電位に接続し、この
増幅器を活性化するためのＮチャネルMISトランジスタQ
18,Q19とから構成される。

トランジスタQ16,Q17のゲートの入力インピーダンスは
極めて大きいため、ビット線対BL,▲▼上の信号電
位差に悪影響を何ら及ぼすことなく活性化時には、該ビ
ット線対上の信号電位差を高速で増幅して出力ノード、
すなわち副データ線対OLs,▲▼上に伝達する。こ
こでカレントミラー型回路を用いているのは、低電力損
失性およびその高速動作性ならびにビット線と副データ
線との電気的分離性による。

また、第１図からみられるように、副データ線対OLs,▲
▼には、所定数のビット線対７が接続され、１つ
のブロック８を構成している。メモリセルアレイ構成に
おいて、このブロック８が複数個設けられ、各ブロック
８からの出力は共通の読出専用主データOLm,▲▼
に伝達される構成となっている。この構成とすることに
より、出力ノードを構成する副データ線対OLs,▲
▼の負荷容量を小さくすることができ、増幅動作の確実
性および高速性を確保することができる。

第２図はこの発明の一実施例である半導体記憶装置の動
作を示す信号波形図であり、第１図に示される符号と同
一の符号は対応する部分の信号電位変化を示している。
以下、第１図および第２図を参照してこの発明の一実施
例である半導体記憶装置の動作について説明する。

まず読出動作について説明する。まず、書込指示信号Ｗ
はローレベルにあり、書込専用データ線対はビット線対
と切離されている。時刻T1以前においては、イコライズ
信号EQがハイレベルにあるため、MISトランジスタQ7〜Q
9はすべてオン状態にあり、ビット線対BL,▲▼はそ
れぞれ所定のプリチャージ電位V_BLにプリチャージされ
ている。また一方において、このとき読出専用主データ
線対OLm,▲▼および読出専用副データ線対OLs,▲
▼もそれぞれたとえば電源電位Vccにプリチャー
ジされている。

時刻T1において、イコライズ信号EQがハイレベルからロ
ーレベルに低下すると、イコライズプリチャージ回路部
６のトランジスタQ7〜Q9がすべてオフ状態となり、これ
により各ビット線対BL,▲▼は共にフローティング
状態となる。

時刻T2において、外部から与えられるアドレス信号に応
答して１本のワード線WLが選択され、ワード線WL電位が
ローレベルからハイレベルに移行すると、メモリセル１
のトランジスタQ0がオン状態となる。今、メモリセル１
が情報“1"を記憶している場合、第２図の実線で示すよ
うに、ビット線BL上に電位がわずかに上昇する。このと
き、外部アドレス信号に応答して、コラムデコーダ（図
示せず）からのビット線対選択信号Ｙを時刻T1において
ローレベルからハイレベルへ移行させると、トランジス
タQ18,Q19がオン状態となり、トランジスタQ14〜Q19か
らなるカレントミラー型増幅器が活性化される。したが
って、時刻T2においてワード線WL電位がローレベルから
ハイレベルになり、ビット線BL上の信号電位がわずかに
上昇し、一方ビット線▲▼の電位はプリチャージレ
ベルを保持しているので、このカレントミラー型増幅器
が直ちにその電位差を増幅し、副データ線▲▼電
位をプリチャージ電位から接地電位に放電する。この副
データ線対OLs,▲▼上に現われた信号電位は主デ
ータ線対OLm,▲▼上に伝達される。これにより、
センスアンプ2,3を活性化する前にデータを読出すこと
が可能となり、高速アクセスを実現することができる。
このとき、ビット線対BL,▲▼は読出専用副データ
線対OLs,▲▼とトランジスタQ16,Q17の高インピ
ーダンスを介して接続されているため、読出専用副デー
タ線対OLs,▲▼が有する負荷容量およびその信号
電位がビット線対BL,▲▼上の信号電位に何ら悪影
響を及ぼすことはない。また、副データ線対OLs,▲
▼は所定数のビット線対ブロック７に対して共通に設
けられているだけであり、その負荷容量は小さく、ビッ
ト線対BL,▲▼上の信号電位に応じた出力信号を高
速で出力ノードOLs,▲▼に伝達することができ
る。

この後、時刻T3においてセンスアンプ活性化信号S0,▲
▼をそれぞれ活性状態へ移行させ、トランジスタQ
5,Q6をオン状態としてセンスアンプ2,3を活性化させ
る。これにより、ビット線対BL,▲▼上の信号電位
差がさらに増幅される。このセンスアンプ2,3による増
幅動作は読出情報をメモリセル１へ再書込するリストア
動作のために行なわれる。

時刻T5において、選択されたワード線WL電位およびコラ
ムデータ出力Ｙがハイレベルからローレベルへ移行する
と、カレントミラー型増幅器も不活性状態となり、副デ
ータ線対OLs,▲▼および主データ線対OLm,▲
▼は所定のプリチャージ電位に復帰する。

次に時刻T6において、センスアンプ活性化信号S0,▲
▼が不活性状態へ移行し、かつイコライズ信号EQがハ
イレベルへ立上がると、各ビット線対BL,▲▼のプ
リチャージおよびイコライズが行なわれ、１つのメモリ
サイクルが終了する。

なお、時刻T2においては、コラムデコーダからのビット
線対選択信号Ｙがハイレベルになると、トランスファゲ
ートトランジスタQ10,Q11も同時にオン状態へと移行す
る。しかしながら、データ読出時においては、書込指示
信号Ｗはローレベルにあるため、トランジスタQ12,Q13
はオフ状態にあり、書込専用データ線対IL,▲▼が
データ読出動作に影響を及ぼすことはない。

なお、上記実施例においては選択されたメモリセル１が
情報“1"を有している場合について説明したが、選択さ
れたメモリセル１が情報“0"を有している場合には、第
２図において破線で示す信号波形図が現われる。

また、上述の実施例においては、データ線対OLs,▲
▼およびOLm,▲▼のプリチャージ電位が電源電
位レベルに設定されているが、主データ線対のプリチャ
ージレベルは電源電位レベルに設定せずに従来と同様に
中間電位、たとえばＶ′_BLに設定しても上記実施例と同
様の効果が得られる。

また、上述の構成において、１組の副データ線対OLs,▲
▼に対しビット線対とカレントミラー増幅器の一
部を含むブロック７が複数組並列に接続されているた
め、複数組のＮチャネルMISトランジスタQ16,Q17が１組
の副データ線対OLs,▲▼に並列に接続されること
になり、多くのゲート容量が接続されることになり、カ
レントミラー型増幅器の負荷容量が大となる。しかしな
がら、各読出専用副データ線対には所定数のビット線対
ブロック７のみが接続され、各副データ線対にそれぞれ
カレントミラー型増幅器を設ける構成としているため、
１組の読出専用副データ線対の負荷容量を低減すること
ができ、高速動作が実現されている。

次にデータ書込動作について概略的に示す。このとき、
データ書込回路（明確には図示せず）から外部書込デー
タが相補の形（たとえばD_IN,▲▼）で書込専用デ
ータ線対IL,▲▼へ伝達される。この書込動作時に
おいては、書込指示信号Ｗがハイレベルにあるため、ト
ランジスタQ12,Q13がオン状態となっている。したがっ
て、時刻T4においてコラムデコーダ出力Ｙにより選択さ
れたビット線対がデータ書込専用データ線対IL,▲
▼と接続されることになり、選択されたメモリセルへの
データの書込が可能となる。ここで第２図の波形図にお
いては、データ書込時においては、コラムデコーダ出力
Ｙは時刻T4においてハイレベルへ移行するように示され
ている。このような書込時とデータ読出時におけるコラ
ムデコーダ出力Ｙの活性状態への意向のシフトは、書込
指示信号Ｗとコラムアドレスストローブ信号▲▼
とに基づいて容易に実現することができる。

また、上記実施例においては、データ読出時においてコ
ラムデコーダ出力Ｙは、イコライズ信号EQのローレベル
への移行と同様にハイレベルへ移行するように説明され
ているが、このコラムデコーダ出力Ｙのハイレベルへの
移行は、この第２図に示される動作タイミングに限定さ
れず、ワード線WLのハイレベルの移行と同時にコラムデ
コーダ出力をハイレベルへ移行させる構成としてもよ
い。いずれの構成にしても、このカレントミラー型増幅
器の活性タイミングを与えるコラムデコーダ出力Ｙのハ
イレベルへの移行は、実用に供される半導体記憶装置の
動作特性などを考慮して適当に決められる動作パラメー
タである。

また、第２図に示す動作波形図においては、データ書込
時において、コラムデコーダ出力Ｙが時刻T4において活
性状態、すなわち第２図の１点鎖線で示すようにハイレ
ベルへ移行しているが、このハイレベルへの移行タイミ
ングは時刻T4に限定されず、時刻T2において行なっても
書込動作を確実に行なうことができる。

さらに上記実施例においては、カレントミラー型増幅器
をトランジスタQ14,Q15が電源電位Vccに接続され、トラ
ンジスタQ18,Q19が接地電位に接続される構成を示して
いるが、この接続される電源電位および各トランジスタ
の極性は図示の構造に限定されず、適用される半導体記
憶装置の構造に応じて適当に選択されるべきものであ
る。また、上述の構成ではカレトミラー型増幅器はデー
タ書込時にも活性化される。しかし、電力消費の観点か
らカレントミラー型増幅器を読出時にのみ活性化するこ
ともできる。これは、データ読出モード指示時において
は“H"となる書込指示信号Ｗとコラムデコード信号Ｙと
のANDをとる構成により容易に実現できる。

第３図は第１図に示される構造を備えた半導体記憶装置
の全体概略構成を示す図である。第３図を参照して、こ
の発明による半導体記憶装置は、折返しビット線構造を
有するメモリセルアレイ100と、外部アドレスを受ける
アドレスバッファ101からの内部行アドレス信号をデコ
ードしてメモリセルアレイから１行のメモリセルを選択
する（すなわち１本のワード線を選択する）Ｘデコーダ
102と、アドレスバッファ101からの内部列アドレス信号
に応答して、１対のビット線を選択するためのビット線
対選択信号Ｙを出力するＹデコーダ（コラムデコーダ）
103と、所定数のビット線対からなるビット線ブロック
ごとに設けられる読出専用副データ線対および各副デー
タ線対に共通に設けられる読出専用副データ線対と、各
ビット線対に設けられるカレントミラー型増幅器とから
なる（カレントミラーアンプ＋出力線）ブロック104
と、ブロック104からの読出データをさらに増幅するた
めのプリアンプ105と、プリアンプ105からの読出情報を
外部端子へ出力するための読出バッファ106と、書込デ
ータD_INから内部書込データを発生して入力ブロック107
に含まれるデータ入力線対IL,▲▼へ伝達するため
の書込バッファ108とから構成される。書込指示信号Ｗ
は端子109を介して所要の各回路部分へ伝達される。こ
の構成は単なる一例であり、他の構成も勿論適用可能で
ある。

［発明の効果］ 以上のようにこの発明によれば、読出専用のデータ線対
と書込専用のデータ線対とを別々に設け、読出専用デー
タ線対を、所定数のビット線対に対応して設けられる読
出専用副データ線対と、各副データ線対に共通に設けら
れる１対の読出専用主データ線対とから構成し、各読出
専用副データ線対が読出用増幅器の出力ノードを構成
し、この読出用増幅器の入力ゲートにビット線対が接続
されるように構成しているので、ワード線の立上がり直
後においても、ビット線対上の微小信号電位差を増幅し
て読出すことが可能となり、データ読出時におけるアク
セス時間を大幅に短縮することができ、高速読出を実現
することが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例である半導体記憶装置にお
ける主要部の構成を概略的に示す図である。第２図はこ
の発明の一実施例である半導体記憶装置の動作を示す信
号波形図である。第３図はこの発明の一実施例である半
導体記憶装置の全体の概略構成を例示する図である。第
４図は従来の半導体記憶装置における１対のビット線お
よびそれに関連する回路部分の構成を概略的に示す図で
ある。第５図は従来の半導体記憶装置における動作を示
す信号波形図である。 図において、１はメモリセル、2,3はフリップフロップ
型センスアンプ、4,5はセンスアンプ活性化信号発生回
路部、６はイコライズ／プリチャージ回路部分、７はビ
ット線対ブロック、８は所定数のビット線対の読出専用
副データ線対およびカレントミラー型増幅器からなるブ
ロック、IL,▲▼は書込専用データ線対、OLs,▲
▼は読出専用副データ線、OLm,▲▼は読出専
用主データ線、BL,▲▼はビット線、Q14,Q15,Q16,Q
17,Q18,Q19はカレントミラー型増幅器を構成するMISト
ランジスタである。 なお、図中、同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小西 康弘 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 小松 隆宏 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 山▲崎▼ 宏之 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭63−311690（ＪＰ，Ａ) 特開 昭60−74197（ＪＰ，Ａ) 特開 昭60−43294（ＪＰ，Ａ) 特開 昭57−117178（ＪＰ，Ａ)

Claims (10)

【特許請求の範囲】
1. 【請求項１】行および列からなるマトリクス状に配置さ
   れる複数のメモリセル、 前記複数のメモリセルの前記行に対応して配置され、各
   々に前記複数のメモリセルの対応の行のメモリセルが接
   続される複数のワード線、 前記複数のメモリセルの前記列の各々に対応して配置さ
   れ、各々に前記複数のメモリセルの対応の列に配置され
   るメモリセルが接続され、かつ各々が互いに相補な関係
   にあるデータを伝達するための複数のビット線対、 前記複数のメモリセルの選択メモリセルへデータを書込
   むときに、前記複数のビット線対のうちの前記選択メモ
   リセルが接続されたビット線対と電気的に接続され、前
   記選択メモリセルへの書込データを伝達するための１対
   の書込データ伝達線、 各々が、前記複数のビット線対のうちの所定数のビット
   線対に対して設けられる複数の読出データ線対、 各々が各前記ビット線対に対応して設けられ、かつ対応
   のビット線対の両ビット線に現われた電位がそれぞれ入
   力され、該入力された電位に応じてそのコンダクタンス
   が変化する１対の可変コンダクタンス素子と、前記１対
   の可変コンダクタンス素子の各々と直列に接続され、ビ
   ット線対選択信号に応答して導通する１対の活性化素子
   とを含み、前記ビット線対選択信号に応答して前記１対
   の可変コンダクタンス素子および前記１対の活性化素子
   を介して対応の副読出データ線対と第１の電位との間に
   電流経路を形成する複数の駆動回路手段、 前記所定数のビット線対に共通に対応の副読出データ線
   対に接続され、該対応の副読出データ線対の両副読出デ
   ータ線に電流を供給する複数の電流負荷回路手段、およ
   び 前記複数の副読出データ線対に共通に接続され、前記ビ
   ット線対選択信号に応答して電流経路を形成する駆動回
   路手段により駆動される副読出データ線対の電位を受け
   て伝達する、前記書込データ線対とは別に設けられる１
   対の主読出データ線対を備える、半導体記憶装置。
2. 【請求項２】選択メモリセルから読出された電位に基づ
   く、前記選択メモリセルに対応するビット線対の両ビッ
   ト線に現われた電位は、該ビット線対に前記駆動回路手
   段とは別に設けられたセンス手段により差動的に増幅さ
   れかつその増幅された電位がラッチされていることを特
   徴とする、特許請求の範囲第１項記載の半導体記憶装
   置。
3. 【請求項３】データ読出時においては、前記駆動回路手
   段の前記１対の活性化素子が導通する活性化タイミング
   は前記センス手段の活性化タイミングよりも早くされて
   いることを特徴とする、特許請求の範囲第２項記載の半
   導体記憶装置。
4. 【請求項４】前記駆動回路手段に入力される前記ビット
   線対選択信号は、前記複数のメモリセルの列を選択する
   ための列デコード手段からの列選択信号と読出モード指
   示信号とに応じて発生されることを特徴とする、特許請
   求の範囲第１項ないし第３項のいずれかに記載の半導体
   記憶装置。
5. 【請求項５】行および列からなるマトリクス状に配置さ
   れる複数のメモリセル、 前記複数のメモリセルの各前記行に対応して配置され、
   各々に対応の行のメモリセルが接続される複数のワード
   線、 前記複数のメモリセルの各前記列の各々に対応して配置
   され、各々に対応した列に配置されるメモリセルが接続
   される複数のビット線対が複数のグループに区分された
   複数のビット線対グループ、 前記複数のビット線対グループの複数のビット線対から
   いずれかのビット線対を選択するためのビット線対選択
   手段、 前記複数のメモリセルのうちの選択メモリセルへデータ
   を書込むときに、前記複数のビット線対のうちの前記ビ
   ット線対選択手段によって選択されたビット線対と電気
   的に接続され、該選択されたビット線対に書込データを
   伝達するための書込データ伝達線対、 前記複数のビット線対グループの各グループに対応して
   該対応のグループのビット線対に共通に配置される複数
   の副読出データ線対、および 各前記ビット線対グループに対応して設けられ、選択さ
   れるメモリセルから読出データを読出すときに、前記ビ
   ット線対選択手段によって選択されたビット線対の両ビ
   ット線に現われた電位差を増幅する複数のカレントミラ
   ー型増幅回路手段を備え、 各前記カレントミラー型増幅回路手段は、 （ａ） 対応のビット線対グループに対応する副読出デ
   ータ線対に対応して設けられ、該対応の副読出データ線
   対の両副読出データ線に流れる電流の電流値を等しくす
   るように動作する手段と、 （ｂ） 前記対応のビット線対グループの各前記ビット
   線対に対応して設けられ、該対応のビット線対の両ビッ
   ト線に現れた電位がそれぞれ入力され、該入力された電
   位に応じてそのコンダクタンスが変化する１対の可変コ
   ンダクタンス素子と、 （ｃ） データ読出時においては対応の副読出データ線
   対と第１の電位との間に前記１対の可変コンダクタンス
   素子および自身を介して電流の経路を形成する、前記一
   対の可変コンダクタンス素子それぞれと直列に接続され
   る１対の活性化素子とを備え、さらに、 前記書込データ伝達線対とは別個に設けられかつ前記複
   数の副読出データ線対に共通に接続され、前記選択され
   たメモリセルのデータが伝達された副読出データ線対の
   データを受けて伝達する主読出データ線対を備える、半
   導体記憶装置。
6. 【請求項６】各前記カレントミラー型増幅回路手段にお
   ける前記１対の可変コンダクタンス素子の一方の可変コ
   ンダクタンス素子は対応のビット線対の一方のビット線
   に接続されるゲート電極を有する電界効果トランジスタ
   を含み、前記１対の可変コンダクタンス素子の他方の可
   変コンダクタス素子は該対応したビット線対の他方のビ
   ット線に接続されるゲート電極を有する電界効果トラン
   ジスタを含む、特許請求の範囲第５項記載の半導体記憶
   装置。
7. 【請求項７】選択されたメモリセルから読出された電位
   に基づく、該選択メモリセルに対応したビット線対の両
   ビット線に現われた電位を、前記カレントミラー型増幅
   回路手段とは別の差動増幅手段により増幅しかつ該選択
   メモリセルへ再書込することを特徴とする、特許請求の
   範囲第５項または第６項のいずれかに記載の半導体記憶
   装置。
8. 【請求項８】データ読出時において、前記カレントミラ
   ー型増幅回路手段の活性化タイミングは前記差動増幅手
   段の活性化タイミングよりも早くされていることを特徴
   とする、特許請求の範囲第７項記載の半導体記憶装置。
9. 【請求項９】前記カレントミラー型増幅回路手段におけ
   る１対の活性化素子は、前記ビット線対選択手段からの
   選択信号と読出モード指示信号とに応じて発生された信
   号に基づいて活性化される、特許請求の範囲第５項また
   は第６項に記載の半導体記憶装置。
10. 【請求項１０】前記カレントミラー型増幅回路手段にお
    ける１対の可変コンダクタンス素子は、前記ビット線対
    選択手段からの選択信号と読出モード指示信号とが論理
    処理された信号に基づいて対応の副読出データ線対と第
    １の電位との間に電気的に接続されることを特徴とす
    る、特許請求の範囲第５項または第６項に記載の半導体
    記憶装置。