KR0165987B1 - 빠른 판독 동작 속도를 갖는 동적 랜덤 억세스 메모리 소자 - Google Patents

빠른 판독 동작 속도를 갖는 동적 랜덤 억세스 메모리 소자 Download PDF

Info

Publication number
KR0165987B1
KR0165987B1 KR1019940028867A KR19940028867A KR0165987B1 KR 0165987 B1 KR0165987 B1 KR 0165987B1 KR 1019940028867 A KR1019940028867 A KR 1019940028867A KR 19940028867 A KR19940028867 A KR 19940028867A KR 0165987 B1 KR0165987 B1 KR 0165987B1
Authority
KR
South Korea
Prior art keywords
switching
lines
amplifier
amplifiers
read
Prior art date
Application number
KR1019940028867A
Other languages
English (en)
Other versions
KR950015393A (ko
Inventor
다쯔노리 무로따니
Original Assignee
가네꼬 히사시
닛본덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR950015393A publication Critical patent/KR950015393A/ko
Application granted granted Critical
Publication of KR0165987B1 publication Critical patent/KR0165987B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

복수의 워드 라인(WL1, WL2, ...), 복수의 비트 라인(BL,...), 및 워드 라인 및 비트 라인에 접속된 복수의 동적 메모리 셀을 포함하는 동적 랜덤 억세스 메모리에서, 스위칭 회로(Q7, Q8)은 하나의 쌍의 비트 라인과 하나의 감지 증폭기(SA1) 사이에 제공되고, 스위칭 증폭기(AMP)는 하나의 쌍의 비트 라인과 판독 증폭기(RA')사이에 제공된다. 스위칭 회로에 의해 감지 증폭기를 하나의 쌍의 비트 라인에 접속시키기 전에, 판독 증폭기는 스위칭 회로에 의해 상기 쌍의 비트 라인에 접속된다.

Description

빠른 판독 동작 속도를 갖는 동적 랜덤 억세스 메모리 소자
제1도는 종래 기술의 DRAM 소지를 도시하는 회로 다이어그램.
제2도는 제1도의 감지 증폭기(sense amplifier)의 상세한 회로 다이어그램.
제3a도는 제1도의 판독 증폭기(read amplifier)의 상세한 회로 다이어그램.
제3b도는 제1도의 기록 증폭기(write amplifier)의 상세한 회로 다이어그램.
제4도는 제1도의 소자의 동작을 나타내는 시간 다이어그램.
제5도는 종래 기술의 SRAM 소자의 한 기억 소자를 도시하는 회로 다이어그램.
제6도는 본 발명에 따른 DRAM 소자의 첫 번째 실시예를 도시하는 회로 다이어그램.
제7도는 제6도의 판독 증폭기의 상세한 회로 다이어그램.
제8도는 제6도의 소자의 동작을 나타내는 시간 다이어그램.
제9도는 본 발명에 따른 DRAM 소자의 두 번째 실시예를 도시하는 회로 다이어그램.
제10도는 제9도의 소자의 동작을 나타내는 시간 다이어그램.
제11도는 본 발명에 따른 DRAM 소자의 세 번째 실시예를 도시하는 회로 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
1 : 제어 회로 2 : X 어드레스 버퍼/디코더
2 : Y 어드레스 버퍼/디코더 4 : 제어 회로
WL1, WL2: 워드라인 C11, C21: 메모리 셀
BL1, BL1: 비트 라인 SA1: 감지 증폭기
RA : 판독 증폭기 AMP : 증폭기
WA : 기록 증폭기
본 발명은 동적 랜덤 억세스 메모리(dynamic random access memory, DRAM) 소자에 관한 것으로, 특히 DRAM의 판독 동작 속도의 개선에 관한 것이다.
반도체 메모리 소자의 용량은 매우 크게 발전됐다. 최근 몇 년 사이에, 반도체 메모리 소자들의 용량은 3년마다 약 4배 정도씩 증가됐다. 현재, 256M비트 DRAM 소자들이 과학 협회들(scientific societies)이나 그와 유사한 곳에서 발표되었고, 64M비트 DRAM 소자들의 견본들(samples)이 시장에 나타났다. DRAM 소자의 한 메모리 셀은 두 개의 구성 요소(element), 즉, 하나의 금속 산화물 반도체(metal oxide semiconductor; MOS) 트랜지스터와 하나의 캐패시터로 구성되므로, 메모리 셀이 6개의 구성 요소들로 구성되는 정적 랜덤 억세스 메모리(static random access memory, SRAM)와 비교하여 DRAM 소자들은 집적도 면에서 장점들을 갖는다. 한 세대의 DRAM 소자들은 같은 세대의 SRAM 소자들의 용량 보다 4배의 용량을 갖는다. 즉, DRAM 소자들과 SRAM 소자들 사이에는 용량 면에서 큰 차이가 있다.
다른 한편으로, SRAM 소자들은 동작 속도면에서 매우 빠른(high) 장점을 갖는다. 예를 들어, 16 M비트 DRAM 소자의 동작 속도는 동기화 동작(synchronous operation)으로 인해 약 60ns 정도인 반면에, 4M 비트 SRAM 소자의 동작 속도는 비동기화 동작(asynchronous operation)을 하여 약 20ns 정도이다. 그러나, DRAM 소자들을 비동기 동작으로 동작시키는 것이 본질적인 문제는 아니다. 실제로, 어떤 DRAM 소자들은 정적 열 동작 모드(static colum operation mode)와 같은 특별한 모드에서는 비동기적으로 동작할 수 있으서, 이러한 경우, 동작 속도는 약 20ns로, SRAM 소자들의 경우에서와 같다.
DRAM 소자들의 느린(low) 동작 속도는 그들 자신의 판독 동작으로 인한 것이다. 즉, 복수의 워드 라인, 복수의 비트 라인 및 워드 라인들과 비트 라인들에 연결된 복수의 동적 메모리 셀을 포함하는 종래 기술의 DRAM 소자에서는, 한 쌍의 비트 라인이 스위칭 회로에 의해 판독 증폭기(read amplifier)에 연결되는 하나의 감지 증폭기(sense amplifier)에 연결된다. 따라서, 감지 증폭기가 리프레쉬(refresh) 모드에 들어서도록 동작된 후에, 판독 증폭기는 스위칭 회로에 의해 판독 모드에 들어가도록 연결되어 있다. 그 결과, 판독 동작 속도는 감소된다. 이 점은 뒤에서 자세히 설명하겠다.
본 발명의 목적은 DRAM 소자의 빠른 판독 동작 속도를 제공하는 것이다.
본 발명에 따르면, 복수의 워드 라인들, 복수의 비트 라인들 및 워드 라인들과 비트 라인들에 연결된 복수의 동적 메모리 셀들을 포함하는 DRAM 소자에 있어서, 하나의 스위칭 회로가 한쌍의 비트 라인과 하나의 감지 증폭기 사이에 제공되고, 하나의 스위칭 증폭기가 한상의 비트 라인과 하나의 판독 증폭기 사이에 제공된다. 스위칭 회로에 의해 감지 증폭기가 한쌍의 비트 라인에 연결되기 전에, 스위칭 증폭기에 의해 판독 증폭기가 한쌍의 비트 라인들에 연결된다. 즉, 리프레쉬 모드에 들어가기 전에, 제어는 판독 모드에 들어선다.
본 발명을 첨부된 도면들을 참조하여 종래의 기술과 비교한다면, 아래에 기술되는 설명으로부터 더욱 명백히 이해될 수 있다.
양호한 실시예들의 설명전에, 종래 기술의 DRAM 소자자 제1, 2 및 3도에 관련하여 설명될 것이다.
제1도에는, 종래 기술의 DRAM 소자를 설명하는 회로 다이어그램으로, 메로리 셀(C11, ..., C21,...)들이 워드 라인들(WL1, WL2,...)과 비트 라인들(BL1,...),이 엇갈려 교차된 곳들(staggered intersections)에 제공되었다. BL1및과 같은, 한쌍의 비트 라인은 리프레쉬 기능 또는 재기록 기능(rewrite function)을 갖는 하나의 감지 증폭기(SA1)에 연결된다. 또한, BL1및과 같은 비트 라인들은 열 선택 트랜지스터들(Q1및 Q2)에 의해 입력/출력 라인들(I/O 및)들에 연결된다. 열 선택 트랜지스터들(Q1및 Q2)은 Y 선택 신호들(øY1)에 의해 제어된다. 그러므로, Y 어드레스 신호들에 의해 한쌍의 비트 라인들이 선택되어, 입력/출력 라인들(I/O 및)에 연결된다. 입력/출력 라인들(I/O 및)은 판독 증폭기(RA)와 기록 증폭기(WA)에 연결된다.
제2도에 나타낸 바와 같이, 감지 증폭기(SA1)는 구동 라인(øsp)에 연결된 p-채널 트랜지스터들(QP1및 QP2)와 구동 라인(øSN)에 연결된 N-채널 트랜지스터들(QN1및 QN2)에 의해 형성되는 플립-플롭(filp-flop)에 의해 구성된다. 감지 활성화신호(sense activation signal;)에 의해 p-채녈 트랜지스터(QSP)가 턴온(turn on)되는 경우, 고전압 라인(high voltage line; øSP)은 Vcc로 된다. 반대로, 감지 활성화 신호(øS)에 의해 N-채널 트랜지스터(QSN)가 턴온되는 경우에, 저전압 라인(øSN)은 접지에 연결된다. 정보는 C11과 같은 메모리 셀의 캐패시터 내에 전하의 형태로 저장된다. 판독 모드시, 캐패시터(C11) 내에 저장된 전하는 캐패시터(C11)의 용량과 비트라인(BL1)의 기생 용량으로 나누어지고, 그 결과, 비트 라인들(BL1및) 사이에 전위차가 발생된다. 이런 경우, 메모리 셀(C11)에 대한 비트 라인(BL1)의 용량비(capacitance ratio)가 매우 크다 해도, 이 전위차는 100mV 이하이다. 또한 메모리 셀(C11)에 저장된 전하는 비트라인(BL1)으로 거의 방전된다. 따라서 메모리 셀(C11)에 저장된 정보는 거의 파괴된다. 비트 라인들 상의 신호들을 증폭하고, 메로미 셀들에 저장된 정보를 복구 또는 리프레쉬(refresh)하기 위하여, SA1과 같은 감지 증폭기가 비트 라인들(BL1및)에 연결된다.
제3a도에 설명된 것과 같이, 판독 증폭기(RA)는 감지 증폭기(SA1)과 유사한 구조를 갖는다. 즉, 판독 증폭기(RA)는 제2도의 트랜지스터들(QP1, QP2및 QSP)에 각각 대응하는 p-채널 트랜지스터들(QP3, QP4및 QP5)와 제2도의 트랜지스터들(QN1, QN2및 QSN)에 각각 대응하는 N-채널 트랜지스터들(QN3, QN4및 QN5)로 구성된다. 따라서, 판독 증폭기(RA)는 판독 신호들(øR 및)에 의하여 입력/출력 라인들(I/O 및 I/O) 사이의 전위차를 증폭하도록 제어됨으로써, 출력 데이터 신호(Dout 및)를 발생한다.
또한, 제3b도에 설명한 것과 같이, 기록 증폭기(write amplifier; WA)는 P-채널 트랜지스터들(QP6및 QP7)과 N-채널 트랜지스터들(QN6및 QN7)로 형성되는 인버터(inverter)로 구성된다. 따라서, 기록 증폭기(WA)는 입력 데이터 신호들(DIN및 DIN)에 따라 입력/출력 라인들(I/O 및 I/O)의 전압들을 강압적으로 바꾼다.
다음으로, 제1도의 소자에 따른 판독 동작을 제4도와 관련하여 설명하겠다. 비트 라인들(BL1및)과 입력/출력 라인들(I/O 및)은 프라차징 회로(precharging circuit)(도시되지 않음)에 의하여 Vcc/2까지 사전 충전 되어 있다고 가정하자.
시간 t0에서, 외부 행 어드레스(row address) 스트로브(strobe) 신호는 선택 모드로 들어가도록 로우(low) 상태로 된다. 그 결과, 제어 회로(도시 않됨)는 X-어드레스 버퍼/디코더(X-address buffer/decoder)(도시 않됨)를 동작시키록 동작된다. 따라서, 시간 t1에서, WL1과 같은 선택된 워드 라인의 전압이 Vcc보다 더 높게된다.
워드 라인(WL1)의 전압이 더 높게되면, 메모리 셀(C11)의 트랜지스터는 완전히 턴 온된다. 그 결과, 노드(N11)에서의 전하는 메모리 셀(C11)의 캐패시터와 비트 라인(BL1)으로 나누어지며, 따라서, 비트 라인들(BL1및) 사이에 전위차(ΔV)가 발생된다. 이런 경우, 메모리 셀(C11)의 캐패시터에 대한 비트라인(BL1)의 용량비(capacitance ratio)는 매우 크기 때문에, 이에 따라서 전위차는 매우 작아, 예를 들면, 약 100mV 정도가 된다.
시간 t2에서, 감지 증폭기(SA1)의 트랜지스터들(QSP및 QSN)이 감지 활성화 신호들(및 øS)에 의하여 턴 온되고, 제어가 리프레쉬 모드로 들어간다. 즉, 감지 증폭기(SA1)는 전압 라인들(øSP및 øSN)을 각각 Vcc와 OV(GND)로 만듦으로써 활성화된다. 그 결과, 저전압측의 비트 라인 BL1의 전압은 OV로, 비트 라인 BL1의 전압은 Vcc로 됨에 따라 리프레쉬 동작 뿐만 아니라 감지 동작도 수행하게 된다.
시간 t3에서, 감지 동작과 리프레쉬 동작이 수행 완료된 때, 트랜지스터들(Q1및 Q2)이 Y 선택 신호(øY1)에 의하여 턴 온되고, 이에 따라 비트 라인들(BL1및 BL1)의 신호들은 각각 입력/출력 라인들(I/O 및)에 전송된다. 이런 경우, 비트 라인들(BL1및)로부터의 신호들의 전송은 입력/출력 라인들(I/O 및)에 대한 비트 라인들(BL1및)의 용량비에 따라 초기에 수행된다. 즉, 초기 상태에서는, 비트 라인들(BL1및)의 신호량은 감소된다. 그 후에, 판독 증폭기(RA)는 판독 신호들(øR및 øR)에 의하여 입력/출력 라인들(I/O 및 I/O)에 대하여 증폭 동작을 시작한다. 끝으로, 입력/출력 라인들(I/O 및 I/O)의 전압들 뿐만 아니라 비트 라인들(BL1및)의 전압들도 Vcc와 GND로 증폭된다.
그후, 시간 t4에서, 제어는 대기 모드로 돌아간다.
반면에, 제5도에 설명한 바와 같이, SRAM 소자의 한 메모리 셀은 P-채널 트랜지스터들(QP8및 QP9)와 N채널 트랜지스터들(QN8및 QN9)로 형성된 하나의 플립 플롭과 전달 게이트들(QN10및 QN11)로 구성된다. 전달 게이트들(QN10및 QN11)은 위드 라인 WL의 전압에 의해 제어됨으로써, 셀 노드들을 비트 라인들(BL 및)에 연결시킨다. 즉, 제2도의 감지 증폭기(SA1)에서, 고(high) 전압 라인(øSP)와 저(low) 전압 라인(øSN)이 각각 Vcc와 GND에 고정되는 경우, 제2도의 감지 증폭기(SA1)는 SRAM 소자의 메모리 셀처럼 동작한다. 따라서 SRAM 소자의 메모리 셀은 자체에 증폭 기능를 갖게 됨으로써, 더 큰 또는 보다 높은 레벨의 신호들을 비트라인들(BL 및)에 출력할 수 있다. 따라서, SRAM 소자는 DRAM 소자에서와 같은 리프레쉬 동작이나 감지 증폭기들을 필요로하지 않는다. 바꾸어 말하면, SRAM 소자에서는, 본질적으로 감지 증폭기가 각 메모리 셀들에 포함되어 있으므로, 신호들이 감지 증폭기의 동작을 기다리지 않고 입력/출력 라인들에 전송된다. 따라서, SRAM 소자의 판독 동작 속도는 DRAM 소자의 판독 동작 속도보다 빠르다.
제6도는 본 발명의 첫 번째 실시예를 설명하는 것으로, 제1도의 입력/출력 라인들(I/O 및)이 판독 버스 라인들(RB 및 RB)와 기록 버스 라인들(WB 및)로 나누어져 있는 것이다. 바꾸어 말하면, 제1도의 입력/출력 라인들(I/O 및)은 특별히 기록 동작을 위해 기록 버스 라인들(WB 및)에 대응하고, 특별히 판독 동작을 위해 판독 버스 라인들(RB 및)에 대응한다.
비드 라인들(BL1및)과 판독 라인들(RB 및) 사이의 연결은 Q1및 Q2와 같은 트랜지스터의 드레인-소스 커플링(coupling)과 같은 다이렉트 커플링(direct coupling)에 의하기 보다는, 용량성 커플링에 의하여 수행된다. 즉, 증폭기(AMP)는 비트 라인들(BL1및)과 판독 버스 라인들(RB 및) 사이에 놓여진다. 증폭기(AMP)는 P-채널 트랜지스터들(Q3및 Q4)와 N-채널 트랜지스터들(Q5및 Q6)으로 구성된다. 비트 라인들(BL1및)은 트랜지스터들(Q3및 Q4)의 게이트들에 각각 연결되고, 판독 라인들(RB 및 RB)은 트랜지스터들(Q3및 Q4)의 드레인들에 연결된다.
따라서, 비트 라인들(BL1및 BL1)과 판독 버스 라인들(RB 및) 사이에 트랜지스터들(Q3및 Q4)의 게이트 절연층(gate insulating layer)들이 놓여지므로, 게이트를 통해서는 전류가 흐를 수 없다. 또한 트랜지스터들(Q3및 Q4)의 게이트 절연층의 게이트 용량에 따라 전송되는 신호들의 레벨들이 감소된다해도, 이들 게이트 용량들이 매우 작다는 사실 때문에 신호들의 감소된 레벨은 무시할 수 있다. 또한, 비트 라인들(BL1및)간의 전위차는 트랜지스터들(Q3및 Q4)에 의하여 증폭되어, 비트 라인들(BL1및)으로부터 판독 버스 라인들(RB 및)로의 신호 전송이 매우 빠른 속도로 수행된다.
증폭기(AMP)의 N-채널 트랜지스터들(Q5및 Q6)은 P-채널 트랜지스터들(Q3및 Q4)의 소스들과 접지(GND) 사이에 놓여지고, 판독 모드를 위한 Y 선택 신호(øYIR)에 의하여 제어된다. 따라서, 트랜지스터들(Q5및 Q6)들은 오직 판독 모드(øY1R=1) 동안만, 증폭기(AMP)를 활성화시키도록 턴 온된다.
기록 동작을 위한 Y 선택 신호(øY1W)는 트랜지스터들(Q1및 Q2)을 턴 온 하는데 사용된다는 것에 주의를 요한다. 따라서, 판독 버스 라인들(RB 및)와 기록 버스 라인들(WB 및)은 판독 모드에 따라 선택적으로 동작된다.
더구나, 트랜지스터들(Q7및 Q8)은 비트 라인들(BL1및)과 감지 증폭기(SA1) 사이에 놓여진다. 트랜지스터들(Q7및 Q8)은 클럭 신호(øTS)에 의하여 턴 온되고 턴 오프된다. 따라서, 비트 라인들(BL1및)의 신호들이 증폭기(AMP)에 의하여 판독 버스 라인들(RB 및 RB)들로 전송되는 판독 모드 동안, 트랜지스터들(Q7및 Q8)은 클럭신호(øTS)에 의해 턴 오프되어 감지 증폭기(SA1)를 비트 라인들(BL1및)으로부터 분리시킨다. 그 결과, 감지 증폭기(SA1)의 용량이 비트라인들(BL1및)의 동작에 영향을 주지 않게 되므로, 판독 동작 속도는 개선될 수 있다. 그 다음, 판독 버스 라인들(RB 및)의 동작이 충분히 진전된 후, 트랜지스터들(Q7및 Q8)은 클럭신호(øTS)에 의해 턴 온되어 감지 증폭기(SA1)를 활성화시켜 리프레쉬 동작을 수행한다.
제6도에서, 참조번호(1)는 판독/기록 신호(R/W), 행 어드레스 스트로브 신호(), 및 열 어드레스 스트로브 신호()를 수신하여 판독 신호(øR), 클럭신호(øTS), 감지 활성화 신호(øS), X 어드레스 제어 신호(øX), 판독 동작을 위한 Y 어드레스 제어 신호(øYR) 및 Y 어드레스 제어 신호(øYW)를 발생시키도록 하는 제어 회로를 표시한다. 또한, X 어드레스 버퍼/디코더(2)는 X 어드레스 신호(ADDX)를 수신하기 위해 X 어드레스 제어 신호(øX)에 의해 트리거(trigger)되어, 워드 라인들(WL1및 WL2 …) 중 하나를 선택하고, 선택된 워드 라인을 하이(high, Vcc+α)로 만든다. 더하여, Y 어드레스 버퍼/디코더(3)는 Y 어드레스 제어 신호(øYR) 또는 Y 어드레스 제어 신호(øYW)에 의해 트리거되어 Y 어드레스 신호들(ADDY)을 수신하여 øY1R과 같은 Y 선택 신호들 중 하나, 또는 øY1W와 같은 Y 선택 신호들 중 하나를 선택하여 선택된 Y 선택 신호를 하이(high)로 만든다.
제7도에 도시된 바와 같이, 판독 증폭기(RA')는 P-채널 트랜지스터들(Q9및 Q10), N-채널 트랜지스터을(Q11, Q12및 Q13)에 의해 형성되는 증폭기(AMP1)과, P-채널 트랜지스터들(Q14및 Q15), N-채널 트랜지스터들(Q16, Q17및 Q18)에 의해 형성되는 증폭기(AMP2)에 의하여 구성된다. 증폭(AMP1)에서, 트랜지스터(Q9및 Q10)은 전류 미러 회로를 형성하고, 트랜지스터들(Q11및 Q12)는 전류 스위치를 형성한다. 증폭기(AMP1)는 판독 신호(øR)에 의해 제어되어 판독 버스 라인들(RB 및) 간의 전위차를 증폭함으로써, 판독 데이터 신호(Dout)를 발생시킨다. 유사하게, 증폭기(AMP2)에서, 트랜지스터(Q14및 Q15)는 전류 미러 회로를 형성하고, 트랜지스터(Q16및 Q17)는 전류 스위치를 형성한다. 증폭기(AMP1)은 판독 신호(øR)에 의해 제어되어 판독 버스 라인(RB 및)간의 전위차를 증폭시킴으로써, 판독 데이터 신호()를 발생시킨다.
따라서, 제6도에 도시된 바와 같은 첫 번째 실시예에서는, 감지 증폭기(SA1)의 동작 전에 비트 라인들(BL1및)의 신호들이 판독 버스 라인들(RB 및)에 전송되므로, 메모리 셀(C11)으로부터 비트 라인들(BL1및)에 전송되는 신호 레벨들은 가능한 커야 한다. 신호 레벨은 메모리 셀에 대한 비트 라인들의 용량비(capacitance ratio)에 의존하며, 비트 라인들의 용량은 종래 기술에서의 감지 증폭기(SA1)의 용량을 포함한다. 그러나, 첫 번째 실시예에서는, 감지 증폭기(SA1)가 감지증폭기(SA1)의 동작전에 비트 라인들(BL1및)로부터 분리되기 때문에, 판독 동작에 기여하는 비트 라인들의 용량은 감지 증폭기(SA1)의 용량을 포함하지 않는다. 여기서, 감지 증폭기(SA1)의 용량이 비트 라인들(BL1및) 자체의 용량의 약 1/2 정도이기 때문에, 감지 증폭기(SA1)의 동작 전의 비트 라인들(BL1및 BL1)의 신호 레벨은, 종래 기술에서의 값에 약 1.5배가 될 수 있고, 이에 따라 증폭기(AMP)의 동작에 기여한다.
감지 증폭기(SA1)가 불필요하고, 즉, 감지 증폭기(SA1)는 비트 라인(BL1및)이 감지 증폭기(SA1)에 접속된 후에 리프레쉬(refresh) 동작을 수행한다는 것에 주의를 요한다.
다음으로, 제6도의 소자에 따른 판독 동작을 제8도를 참조하여 설명하겠다. 프라자칭 회로(도시되지 않음)에 의해 비트 라인들(BL1및)은 Vcc/2로 사전 충전되고 판독 버스 라인들(RB 및)은 Vcc로 사전 충전된다고 가정하자.
t0에서, 외부의 행 어드레스 스트로브 신호()는 로우(low) 상태로 되어 선택 모드로 들어간다. 그 결과, 제어 회로(1)는 클럭 신호 øTS를 하이 상태(Vcc+α)로부터 로우 상태(접지)로 변환시키도록 동작된다. 이렇게 하여, 감지 증폭기(SA1)은 비트라인들(BL1및)으로부터 분리된다. 또한, 제어 회로(1)는 X 어드레스 억세스 신호(øX)를 발생시키고 이를 X 어드레스 버퍼/디코더(2)에 전송한다.
그 다음에, t1에서, X 어드레스 버퍼/디코더(2)는 WL1과 같은 하나의 워드 라인을 선택하고 이를 로우 상태(GND)에서 하이 상태(Vcc+α)로 변경시킨다.
워드 라인(WL1)의 전압이 더 높게되면, 메모리 셀(C11)의 트랜지스터는 완전히 턴 온된다. 그 결과 노드(N11)에서의 전하는 메모리 셀(C11)의 캐패시터와 비트라인(BL1)으로 나누어지므로, 비트 라인들(BL1및)간에 전위차 △V가 발생된다. 이 경우에, 감지 증폭기(SA1)의 캐패시턴스가 비트 라인(BL1및)의 캐패시턴스에 기여하지 않으므로, 전위차 △V는 종래 기술에서보다 크다. 그 결과, 비트 라인들(BL1및)의 전압은 증폭기(AMP)의 트랜지스터들(Q3및 Q4)의 게이트들에 각각 인가된다.
시간 t2에서, 메모리 셀(C11)에서의 전하가 비트 라인(BL1)으로 완전히 방전되는 경우, Y 어드레스 버퍼/디코더(3)는 클럭 신호(øYR)에 의해 트리거되어 Y 어드레스 신호(ADDY)를 수신하고, øY1R과 같은 Y 선택 신호들 중 하나를 선택하고, 이를 로우(GND)에서 하이로 변경시킨다. 그 결과, 증폭기(AMP)의 트랜지스터(Q5및 Q6)은 턴온 되어, 비트 라인들(BL1및)의 신호들이 판독 버스 라인(RB 및)에 판독된다. 이 경우에, 판독 버스 라인들(RB 및)의 전압은 GND에 도달되지 않는다는 것에 주의를 요한다. 다음으로, 제어 회로(1)은 판독 신호(øR)를 로우(GND)에서 하이로 변경시켜서, 판독 증폭기(RA')를 동작시고, 이에 따라 판독 버스 라인들(RB 및)에서의 신호들은 출력 데이터 라인들(DOUT및)에 전송된다.
다음으로, 시간 t3에서 제어 회로(1)는 클럭 신호(øTS)를 로우 (GND)에서 하이(Vcc+α)로 변경시켜서 트랜지스터(Q7및 Q8)을 턴온시킨다. 이렇게 하여, 비트라인들(BL1및)은 감지 증폭기(SA1)에 접속되어, 리프레쉬 모드로 들어간다. 아주 작은 시간이 경과한 후에, 감지 증폭기(SA1)의 트랜지스터들(QSP및 QSN)은 감지 활성화 신호들(및 øs)에 의해 턴온되고, 즉, 감지 증폭기(SA1)이 전압 라인들(øSP및 øSN)을 각각 VCC및 OV(GND) 상태로 되게 함으로써 활성화된다. 그 결과, 저전압 측 상의 비트 라인(BL1)의 전압은 OV가 되고, 고전압 측 상의 비트 라인(BL1)의 전압은 VCC가 됨으로써 감지 동작 뿐 아니라 리프레쉬 동작도 수행한다.
그 다음에, 시간 t4에서, 제어는 대기 모드(stand-by mode)로 복귀한다.
제4도에 도시된 바와 같이, 종래 기술에서는, 제어는 리프레쉬 모드로 들어간 후에 판독 모드로 들어간다. 그에 반해, 제8도에 도시된 바와 같이, 제1실시예에서는 제어는 리프레쉬 모드에 들어가기 전에 판독 모드로 들어간다.
본 발명의 제2실시예를 도시하는 제9도에서, 비트 라인들은 2개의 부분으로 분할됨으로써, 메모리 셀로부터 비트 라인들로 전송되는 신호들의 레벨을 증가시킨다. 즉, 비트 라인들이 그들의 중앙 부분에서 분할되므로, 판독 버스 라인들(RB 및 RB) 및 증폭기(RA')는 중앙 부분에 접속된다. 또한, 제어 회로(4)가 부가된다. 제어 회로(4)는 한 쌍의 트랜지스터들(Q19및 Q20) 및 한상의 트랜지스터들(Q21및 Q22)에 공급되는 2개의 클럭 신호들(øTU및 øTL)을 발생시키기 위해 AX0와 같은 X 어드레스 신호 및 클럭 신호(øTS)를 수신한다.
다음으로, 제9도의 소자의 판독 동작을 제10도를 참조하여 설명하겠다. 제10도에서, 비트 라인들의 접속/단절의 동작이 주로 도시되고, 비트 라인의 전압은 제6도의 것과 동일하므로 생략한다.
시간 t0전의 대기 상태에서, 모든 클럭 신호들(øTS, øTU, øTL)은 하이(Vcc+α)이므로, 모든 트랜지스터들(Q7, Q8, Q19, Q20, Q21, Q22)은 턴온된다. 또한, 비트 라인들(BL1및)은 프리차징 회로(도시되지 않음)에 의해 Vcc/2로 사전 충전된다.
t0에서, 행 어드레스 스트로브 신호()는 로우 상태로 되어 선택 모드로 들어간다. 그 결과, 시간 t1에서, 제어 회로(1)는 클럭 신호(øTS)를 하이(Vcc+α)에서 로우(GND)로 변경시키도록 동작된다. 이렇게 하여, 감지 증폭기(SA1)는 비트 라인들(BL1및)로부터 분리된다.
시간 t2에서, 제어 회로(4)는 X 어드레시 신호(ADDX)의 한 비트 AX0에 따라 클럭 신호들(øTU및 øTL) 중 하나를 하이(Vcc+α)로부터 로우(GND)로 변경시킨다. 즉, 선택된 메모리 셀이 접속되어지는 비트 라인 부분은 증폭기(AMP)로부터 분리된다. 예를 들어, 워드 라인(WL1)이 선택되면, 클럭 신호(øTL)은 로우 상태로 되어 트랜지스터들(Q21및 Q22)를 턴오프 시킨다. 반대로, 워드 라인(WL1')이 선택되면, 클럭신호(øTU)가 로우 상태로 되어 트랜지스터들(Q19및 Q20)은 턴 오프된다.
다음으로, 시간 t3에서, WL1과 같은 하나의 워드 라인이 로우(GND)에서 하이(Vcc+α)로 변경되고, 메모리 셀(C11)의 신호는 비트 라인(BL1)에서 발생된다.
다음으로, 시간 t4에서, 판독 동작을 위한 Y 선택 신호(øY1R)는 로우(GND)로부터 하이(Vcc+α)로 변경되어, 비트 라인들(BL1및)의 신호들이 판독 버스 라인들(RB 및)로 전송된다.
시간 t5에서, 판독 신호(øR)는 로우(GND)로부터 하이(Vcc+α)로 변경되어, 판도 버스 라인들(RB 및) 간의 전위차가 판독 증폭기(RA')에 의해 증폭된다. 이렇게 하여, 판독 데이터 신호들(DOUT및)가 판독 증폭기(RA')으로부터 발생된다.
시간 t6에서, 판독 증폭기(RA')에 의한 판독 동작이 진행되었으면, 클럭 신호들(øTS, øTU, øTL)은 모두 하이(Vcc+α)로 된다. 그 결과, 비트 라인들(BL1및)은 감지 증폭기 SA1에 접속된다.
다음으로, 시간 t7에서, 감지 활성화 신호(øS)는 로우(GND)로부터 하이(Vcc+α)로 변경되어, 감지 증폭기(SA1)를 활성화시키고, 리프레쉬 모드로 들어간다.
마지막으로, 시간 t8에서, 로우 어드레스 스트로브 신호(RAS)가 로우로부터 하이로 변경되어, 제어가 대기 모드로 복귀한다.
그러므로, 제2실싱예에서, 판독 동작에 기여하는 비트 라인의 일부의 캐패시턴스는, 비트 라인의 절반 뿐만 아니라 감지 증폭기(SA1)가 WL1과 같은 선택된 워드 라인이 접속되어지는 비트 라인들(BL1및) 부분으로부터 분리되므로, 감지 증폭기(SA1)의 캐패시턴스를 포함하는 비트 라인 자체의 캐패시턴스의 절반을 포함하지 않는다. 즉, 판독 동작에 기여된 캐패시턴스는 종래 기술과 비교하여 약 1/3이므로, 감지 증폭기(SA1)의 동작 전의 비트 라인들(BL1및)의 신호들의 레벨은 종래 기술에 비해 약 3배가 됨으로써 증폭기(AMP)의 동작에 기여하게 된다.
본 발명의 제3실시예를 도시하는 제11도에서, 메모리 셀은 2N(N=2,3,...)개의 메모리 셀들(MCA1, MCA2, ... 및 MCA2N)으로 분할된다. 제11도에서, 한 행의 증폭기(AMP) 및 RA1'과 판독 증폭기가 2개의 메모리 셀 어레이 마다 제공된다. 또한, 클럭 신호들(øT1, øT2, ...)에 의해 제어되는 트랜지스터는 MCA2와 MCA3와 같은 메모리 셀 어레이들 사이와 MCA1과 같은 메모리 셀 어레이와 한 행의 증폭기(AMP) 사이에 제공된다.
이렇게 하여, 감지 증폭기(SA1) 뿐만 아니라, 다른 메모리 셀 어레이의 비트라인도 감지 증폭기(SA1)가 동작되기 전에, 접속된 선택 메모리 셀 어레이의비트 라인들(BL1및)로부터 분리되기 때문에, 제3실시예에서, 판독 동작에 기여하는 하나의 선택된 메모리 셀 어레이의 비트 라인의 캐패시턴스는 감지 증폭기(SA1)의 캐패시턴스를 포함하는 다른 비선택 메모리 셀 어레이의 비트 라인의 캐패시턴스를 포함하지 않는다. 즉, 판독 동작에 기여된 캐패시턴스가 종래 기술과 비교하여 현저히 감소되므로, 감지 증폭기(SA1)의 동작 전의 비트 라인들(BL1및)의 신호 레벨이 종래 기술과 비교하여 현격하게 증가되므로, 증폭기(AMP)의 동작에 기여한다.
이제까지 설명된 바와 같이 본 발명에 따르면, 비트 라인의 신호들이 감지 증폭기의 동작 전에 판독 동작을 위해 특정한 판독 버스 라인으로 전달되므로, 판독 동작의 속도는 향상될 수 있다.

Claims (18)

  1. 복수의 워드 라인(WL1, WL2, ...); 복수의 비트 라인(BL1,,...); 상기 워드 라인들 중의 하나의 워드 라인과 상기 비트 라인들 중의 하나의 비트 라인 사이에 각각 접속된 복수의 동적 메모리 셀(C11, C21, ...); 상기 하나의 쌍의 비트 라인에 각각 접속된 복수의 감지 증폭기(SA1,...); 상기 하나의 쌍의 비트 라인과 상기 감지 증폭기들 중의 하나의 감지 증폭기 사이에 각각 접속된 복수의 스위칭 회로(Q7, Q8); 2개의 판독 버스 라인(RB,); 상기 하나의 쌍의 비트 라인과 상기 판독 버스 라인들 사이에 각각 접속된 복수의 스위칭 증폭기(AMP); 및 상기 감지 증폭기, 상기 스위칭 회로 및 상기 스위칭 증폭기에 접속되어, 판독 동작을 수행하도록 상기 스위칭 증폭기들 중의 하나의 스위칭 증폭기를 턴 온(turning ON)시키고, 그 다음에, 리프레쉬(refresh) 동작을 수행하도록 상기 스위칭 회로를 턴온시키기 위한 제어 수단(1, 2, 3)을 포함하는 것을 특징으로 하는 동적 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 제어 수단은 상기 제어 스위칭 회로가 턴 온된 후에 상기 감지 증폭기를 활성화시키는 것을 특징으로 하는 동적 반도체 메모리 소자.
  3. 제1항에 있어서, 상기 판독 버스 라인에 접속되어, 상기 판독 버스라인의 전압을 증폭시키기 위한 판독 증폭기(RA')를 더 포함하는 것을 특징으로 하는 동적 반도체 메모리 소자.
  4. 제1항에 있어서, 각각의 상기 스위칭 증폭기는 상기 판독 버스 라인들 중의 하나의 판독 버스 라인에 접속된 드레인 및 상기 비트 라인들 중의 하나의 비트 라인에 접속된 게이트를 각각 갖는 제1및 제2트랜지스터(Q3, Q4), 및 상기 제1및 제2트랜지스터들 중의 하나의 트랜지스터의 소스에 접속된 드레인, 상기 제어 수단에 의해 제어되는 게이트, 및 정전압원(definite voltage source; GND)에 접속된 소스를 각각 갖는 제3및 제4 트랜지스터(Q5, Q6)를 포함하는 것을 특징으로 하는 동적 반도체 메모리 소자.
  5. 복수의 워드 라인(WL1, WL2,...); 복수의 비트 라인(BL,, ...); 상기 워드 라인들 중의 하나의 워드 라인과 상기 비트 라인들 중의 하나의 비트 라인 사이에 각각 접속된 복수의 동적 메모리 셀(C11, C21,...); 상기 하나의 쌍의 비트 라인에 각각 접속된 복수의 감지 증폭기(SA1, ...); 상기 하나의 쌍의 비트 라인과 상기 감지 증폭기들 중의 하나의 감지 증폭기 사이에 각각 접속된 복수의 스위칭 회로(Q7, Q8); 2개의 판독 버스 라인 (RB,); 상기 하나의 쌍의 비트 라인과 상기 판독 버스 라인들 사이에 용량적으로 각각 접속된 복수의 스위칭 증폭기(AMP); 상기 판독 버스 라인에 접속된 판독 증폭기(RA'); 및 상기 워드 라인, 상기 감지 증폭기, 상기 스위칭 회로, 상기 스위칭 증폭기, 및 상기 판독 증폭기에 접속되어, 선택 모드에 들어가도록 상기 워드 라인들 중의 하나의 워드 라인을 선택하고, 그 다음에 판독 모드에 들어가도록 상기 스위칭 증폭기들 중의 하나의 스위칭 증폭기와 상기 판독 증폭기를 동작시키고, 그 다음에 리프레쉬 모드에 들어가도록 상기 스위칭 회로들 중의 하나의 스위칭 회로와 상기 감지 증폭기를 동작시키기 위한 제어 수단(1, 2, 3)을 포함하는 것을 특징으로 하는 동적 반도체 메모리 소자.
  6. 제5항에 있어서, 각각의 상기 스위칭 증폭기는 상기 판독 버스 라인들 중의 하나의 판독 버스 라인에 접속된 드레인 및 상기 비트 라인들 중의 하나의 비트 라인에 접속된 게이트를 각각 갖는 제1및 제2트랜지스터(Q3, Q4); 및 상기 제1및 제2트랜지스터들 중의 하나의 트랜지스터의 소스에 접속된 드레인, 상기 제어 수단에 의해 제어되는 게이트 및 정전전압(GND)에 접속된 소스를 각각 갖는 제3및 제4 트랜지스터(Q5, Q6)를 포함하는 것을 특징으로 하는 동적 반도체 메모리 소자.
  7. 제1그룹의 워드 라인(WL1, WL2, ...); 제2그룹의 워드 라인(WL1', WL2' ...); 복수의 비트 라인(BL1,, ...); 상기 워드 라인들 중의 하나의 워드 라인과 상기 비트 라인들 중의 하나의 비트 라인 사이에 각각 접속된 복수의 동적 메모리 셀(C11, C21, ...); 상기 하나의 쌍의 비트 라인에 각각 접속된 복수의 감지 증폭기(SA1, ...), 상기 하나의 쌍의 비트 라인과 상기 감지 증폭기들 중의 하나의 감지 증폭기 사이에 각각 접속된, 복수의 제1스위칭 회로(Q7, Q8); 2개의 판독 버스 라인(RB,); 상기 하나의 쌍의 비트 라인과 상기 판독 버스 라인들 사이에 각각 접속된 복수의 스위칭 증폭기(AMP); 상기 제1그룹의 워드 라인과 상기 스위칭 증폭기들 중의 하나의 스위칭 증폭기 사이에 각각 제공되어, 상기 제1그룹의 워드 라인측상의 상기 비트 라인의 일부를 상기 스위칭 증폭기들 중의 하나의 스위칭 증폭기에 접속시키기 위한 복수의 제2스위칭 회로(Q19, Q20); 상기 제2그룹의 워드 라인과 상기 스위칭 증폭기들 중의 하나의 스위칭 증폭기 사이에 각각 제공되어, 상기 제2그룹의 워드 라인측상의 상기 비트 라인의 일부를 상기 스위칭 증폭기들 중의 하나의 스위칭 증폭기에 접속시키기 위한 복수의 제3스위칭 회로(Q21, Q22); 상기 감지 증폭기, 상기 제1, 제2및 제3스위칭 회로 및 상기 스위칭 증폭기에 접속되어, 판독 동작을 수행하도록 상기 제2및 제3스위칭 회로들 중의 하나의 스위칭 회로와 상기 스위칭 증폭기들 중의 하나의 스위칭 증폭기를 턴 온시키고, 그 다음에 리프레쉬 동작을 수행하도록 상기 제1스위칭 회로 및 상기 제2및 제3스위칭 회로들 중의 다른 하나의 스위칭 회로를 턴 온 시키기 위한 제어 수단(1, 2, 3)을 포함하는 것을 특징으로 하는 동적 반도체 메모리 소자.
  8. 제7항에 있어서, 상기 제어 수단은 상기 제1스위칭 회로가 턴 온된 후에 감지 증폭기를 활성화시키는 것을 특징으로 하는 동적 반도체 메모리 소자.
  9. 제7항에 있어서, 상기 판독 버스 라인에 접속되어, 상기 판독 버스 라인의 전압을 증폭시키기 위한 판독 증폭기(RA')를 더 포함하는 것을 특징으로 하는 동적 반도체 메모리 소자.
  10. 제7항에 있어서, 각각의 상기 스위칭 증폭기는 상기 판독 버스 라인들 중의 하나의 판독 버스 라인에 접속된 드레인 및 상기 비트 라인들 중의 하나의 비트 라인에 접속된 게이트를 각각 갖는 제1및 제2트랜지스터(Q3, Q4); 및 상기 제1및 제2트랜지스터들 중의 하나의 트랜지스터의 소스에 접속된 드레인, 상기 제어 수단에 의해 제어되는 게이트 및 정전압원(GND)에 접속된 소스를 각각 갖는 제3및 제4 트랜지스터(Q5, Q6)를 포함하는 것을 특징으로 하는 동적 반도체 메모리 소자.
  11. 제1그룹의 워드 라인(WL1, WL2, ...); 제2그룹의 워드 라인(WL1', WL2' ...); 복수의 비트 라인(BL1,, ...); 상기 워드 라인들 중의 하나의 워드 라인과 상기 비트 라인들 중의 하나의 비트 라인 사이에 각각 접속된 복수의 동적 메모리 셀(C11, C21, ...); 상기 하나의 싸의 비트 라인에 각각 접속된 복수의 감지 증폭기(SA1, ...); 상기 하나의 쌍의 비트 라인과 상기 감지 증폭기들 중의 하나의 감지 증폭기 사이에 각각 접속된 복수의 제1스위칭 회로(Q7, Q8); 2개의 판독 버스 라인(RB,); 상기 하나의 쌍의 비트 라인과 상기 판독 버스 라인 사이에 용량적으로 각각 접속된 복수의 스위칭 증폭기(AMP); 상기 제1그룹의 워드 라인과 상기 스위칭 증폭기들 중의 하나의 스위칭 증폭기 사이에 각각 제공되어, 상기 제1그룹의 워드 라인측상의 상기 비트 라인들의 일부를 상기 스위칭 증폭기들 중의 하나의 스위칭 증폭기에 접속시키기 위한 복수의 제2스위칭 회로(Q19, Q20); 상기 제2그룹의 워드 라인과 상기 스위칭 증폭기들 중의 하나의 스위칭 증폭기 사이에 각각 제공되어, 상기 제2그룹의 워드 라인측상의 상기 비트 라인의 일부를 상기 스위칭 증폭기들 중의 하나의 스위칭 증폭기에 접속시키기 위한 복수의 제3스위칭 회로(Q21, Q22); 상기 판독 버스 라인에 접속된 판독 증폭기(RA'); 및 상기 감지 증폭기, 상기 제1, 제2및 제3스위칭 회로, 상기 스위칭 증폭기 및 상기 판독 증폭기에 접속되어, 선택 모드에 들어가도록 상기 제2스위칭 회로 및 상기 제3스위칭 회로들 중의 하나의 스위칭 회로를 턴온시키고, 상기 워드 라인들중의 하나의 워드 라인을 선택하고 그 다음에, 판독 모드에 들어가도록 상기 스위칭 증폭기들 중의 하나의 스위칭 증폭기 및 상기 판독 증폭기를 동작시키며, 그 다음에 리프레쉬 모드에 들어가도록 상기 제1스위칭 회로 및 상기 제2및 제3스위칭 회로들 중의 다른 하나의 스위칭 회로를 턴온시키고 상기 감지 증폭기를 동작시키기 위한 제어 수단(1, 2, 3, 4)를 포함하는 것을 특징으로 하는 동적 반도체 메모리 소자.
  12. 제11항에 있어서, 각각의 상기 스위칭 증폭기는 상기 판독 버스 라인들 중의 하나의 판독 버스 라인에 접속된 드레인 및 상기 비트 라인들 중의 하나의 비트 라인에 접속된 게이트를 각각 갖는 제1및 제2트랜지스터(Q3, Q4); 및 상기 제1및 제2트랜지스터들 중의 하나의 트랜지스터의 소스에 접속된 드레인, 상기 제어 수단에 의해 제어되는 게이트 및 정전압원(GND)에 접속된 소스를 각각 갖는 제3및 제4 트랜지스터(Q5, Q6)을 포함하는 것을 특징으로 하는 동적 반도체 메모리 소자.
  13. 복수 그룹의 워드 라인; 복수의 비트 라인; 상기 워드 라인들 중의 하나의 워드 라인과 상기 비트 라인들 중의 하나의 비트 라인 사이에 각각 접속된 복수의 동적 메모리 셀; 상기 하나의 쌍의 비트 라인에 각각 접속된 복수의 감지 증폭기(SA1, ...); 상기 하나의 쌍의 비트 라인과 상기 감지 증폭기들 중의 하나의 감지 증폭기 사이에 각각 접속된 복수의 제1스위칭 회로; 2개 그룹의 상기 워드 라인마다 각각 제공된 복수 쌍의 판독 버스 라인; 하나의 그룹의 상기 하나의 쌍의 비트 라인과 상기 판독 버스 라인 사이에 각각 접속된 복수 그룹의 스위칭 증폭기(AMP); 하나의 그룹의 상기 워드 라인과 하나의 그룹의 상기 스위칭 증폭기 사이에 각각 제공되어, 하나의 그룹의 상기 워드 라인의 측상의 상기 비트 라인의 일부를 하나의 그룹의 상기 스위칭 증폭기에 접속시키기 위한 복수 그룹의 제2스위칭 회로; 및 상기 감지 증폭기, 상기 제1및 제2스위칭 회로 및 상기 스위칭 증폭기에 접속되어, 판독 동작을 수행하도록 하나의 그룹의 상기 제2스위칭 회로 및 하나의 그룹의 상기 스위칭 증폭기를 턴온시키고, 그 다음에 리프레쉬 동작을 수행하도록 상기 제1스위칭 회로 및 다른 그룹의 상기 제2스위칭 회로를 턴온시키기 위한 제어 수단을 포함하는 것을 특징으로 하는 동적 반도체 메모리 소자.
  14. 제13항에 있어서, 상기 제어 수단은 상기 제1스위칭 회로가 턴온된 후에 감지 증폭기를 활성화시키는 것을 특징으로 하는 동적 반도체 메모리 소자.
  15. 제13항에 있어서, 상기 하나의 쌍의 판독 버스 라인에 각각 접속되어 상기 하나의 쌍의 판독 버스 라인의 전압을 증폭시키기 위한 복수의 판독 증폭기(RA1', RA2')를 더 포함하는 것을 특징으로 하는 동적 반도체 메모리 소자.
  16. 제13항에 있어서, 각각의 상기 스위칭 증폭기는 상기 판독 버스 라인들 중의 하나의 판독 버스 라인에 접속된 드레인 및 상기 비트 라인들 중의 하나의 비트 라인에 접속된 게이트를 각각 갖는 제1및 제2트랜지스터(Q3, Q4); 및 상기 제1및 제2트랜지스터들 중의 하나의 소스에 접속된 드레인, 상기 제어 수단에 의해 제어되는 게이트 및 정전압원(GND)에 접속된 소스를 각각 갖는 제3및 제4 트랜지스터(Q5, Q6)를 포함하는 것을 특징으로 하는 동적 반도체 메모리 소자.
  17. 복수 그룹의 워드 라인; 복수의 비트 라인; 상기 워드 라인들 중의 하나의 워드 라인과 상기 비트 라인들 중의 하나의 비트 라인 사이에 각각 접속된 복수의 동적 메모리 셀; 상기 하나의 쌍의 비트 라인에 각각 접속된 복수의 감지 증폭기(SA1, ...); 상기 하나의 쌍의 비트 라인과 상기 감지 증폭기들 중의 하나의 감지 증폭기 사이에 각각 접속된 복수의 제1스위칭 회로; 두 개 그룹의 상기 워드 라인마다 각각 제공된 복수 쌍의 판독 버스 라인; 하나의 그룹의 상기 하나의 쌍의 비트 라인과 상기 판독 버스 라인 사이에 용량적으로 각각 접속된 복수 그룹의 스위칭 증폭기(AMP); 하나의 그룹의 상기 워드 라인과 상기 하나의 그룹의 스위칭 증폭기 사이에 각각 제공되어, 하나의 그룹의 상기 워드 라인측 상의 상기 비트 라인의 일부를 하나의 그룹의 상기 스위칭 증폭기에 접속시키기 위한 복수 그룹의 제2스위칭 회로; 상기 판독 라인의 하나의 그룹에 각각 접속된 복수의 판독 증폭기(RA1', RA2',...); 및 상기 감지 증폭기, 상기 제1및 제2스위칭 회로, 상기 스위칭 증폭기 및 상기 판독 증폭기에 접속되어, 선택 모드에 들어가도록 하나의 그룹의 상기 제2스위칭 회로를 턴온시키고 상기 하나의 그룹의 워드 라인을 선택하고, 그 다음에 판독 모드에 들어가도록 하나의 그룹의 상기 스위칭 증폭기 및 상기 판독 증폭기들 중의 하나의 판독 증폭기를 동작시키고, 그 다음에, 리프레쉬 모드에 들어가도록 상기 제1스위칭 회로 및 상기 제2스위칭 회로들 중의 다른 그룹의 스위칭 회로를 턴온시키고 상기 감지 증폭기를 동작시키기 위한 제어 수단을 포함하는 것을 특징으로 하는 동적 반도체 메모리 소자.
  18. 제17항에 있어서, 각각의 상기 스위칭 증폭기는 상기 판독 버스 라인들 중의 하나의 판독 버스 라인에 접속된 드레인 및 상기 비트 라인들 중의 하나의 비트 라인에 접속된 게이트를 각각 갖는 제1및 제2트랜지스터 및 상기 제1 및 제2트랜지스터들 중의 하나의 소스에 접속된 드레인, 상기 제어 수단에 의해 제어되는 및 정전압원(GND)에 접속된 소스를 각각 갖는 제3 및 제4 트랜지스터(Q5, Q6)를 포함하는 것을 특징으로 하는 동적 반도체 메모리 소자.
KR1019940028867A 1993-11-02 1994-11-02 빠른 판독 동작 속도를 갖는 동적 랜덤 억세스 메모리 소자 KR0165987B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP93-297227 1993-11-02
JP5297227A JPH07147086A (ja) 1993-11-02 1993-11-02 ダイナミック型半導体記憶装置

Publications (2)

Publication Number Publication Date
KR950015393A KR950015393A (ko) 1995-06-16
KR0165987B1 true KR0165987B1 (ko) 1999-02-01

Family

ID=17843817

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940028867A KR0165987B1 (ko) 1993-11-02 1994-11-02 빠른 판독 동작 속도를 갖는 동적 랜덤 억세스 메모리 소자

Country Status (3)

Country Link
US (1) US5574696A (ko)
JP (1) JPH07147086A (ko)
KR (1) KR0165987B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5831919A (en) * 1996-11-25 1998-11-03 Texas Instruments Incorporated Apparatus and method for a direct-sense sense-amplifier with decoded read and write Y-select
US6738300B2 (en) * 2002-08-26 2004-05-18 International Business Machines Corporation Direct read of DRAM cell using high transfer ratio
DE102005016597B3 (de) * 2005-04-11 2006-06-29 Infineon Technologies Ag Elektronisches Bauelement mit verbesserter Vorladung
JP2008310840A (ja) * 2007-06-12 2008-12-25 Toshiba Corp 半導体記憶装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6032912B2 (ja) * 1979-09-13 1985-07-31 株式会社東芝 Ｃｍｏｓセンスアンプ回路
JPS5838873B2 (ja) * 1980-10-15 1983-08-25 富士通株式会社 センス回路
JPS57127989A (en) * 1981-02-02 1982-08-09 Hitachi Ltd Mos static type ram
JPS6334793A (ja) * 1986-07-29 1988-02-15 Sumitomo Electric Ind Ltd 半導体記憶装置
JP2523736B2 (ja) * 1987-12-24 1996-08-14 三菱電機株式会社 半導体記憶装置
JPH01199393A (ja) * 1988-02-03 1989-08-10 Mitsubishi Electric Corp 半導体記憶装置
DE68905240T2 (de) * 1988-06-01 1993-07-15 Nippon Electric Co Halbleiterspeichereinrichtung mit hochgeschwindigkeits-lesevorrichtung.
JPH03283179A (ja) * 1990-03-30 1991-12-13 Fujitsu Ltd 半導体記憶装置
KR950014248B1 (ko) * 1991-04-19 1995-11-23 마쯔시다덴기산교 가부시기가이샤 다이나믹 ram의 판독/기록회로
JPH0562463A (ja) * 1991-08-30 1993-03-12 Hitachi Ltd 半導体記憶装置

Also Published As

Publication number Publication date
KR950015393A (ko) 1995-06-16
US5574696A (en) 1996-11-12
JPH07147086A (ja) 1995-06-06

Similar Documents

Publication Publication Date Title
US4965767A (en) Associative memory having simplified memory cell circuitry
US5241503A (en) Dynamic random access memory with improved page-mode performance and method therefor having isolator between memory cells and sense amplifiers
US5959931A (en) Memory system having multiple reading and writing ports
US4984206A (en) Random access memory with reduced access time in reading operation and operating method thereof
JP3101298B2 (ja) 半導体メモリ装置
US5233558A (en) Semiconductor memory device capable of directly reading the potential of bit lines
US5014245A (en) Dynamic random access memory and method for writing data thereto
KR100297717B1 (ko) 반도체메모리의입출력선프리차아지회로및이를사용하는반도체메모리
JPS5931155B2 (ja) 感知増幅回路
US4831597A (en) Dynamic random access semiconductor memory wherein the RAS and CAS strobes respectively select the bit line and word line pairs
US5227697A (en) Dynamic type semiconductor memory
JPH081749B2 (ja) ダイナミックランダムアクセスメモリ装置
KR100259577B1 (ko) 반도체 메모리
US7012831B2 (en) Semiconductor memory device
US4380055A (en) Static RAM memory cell
JPH06150646A (ja) 半導体メモリ
JPH0462437B2 (ko)
KR960015210B1 (ko) 반도체 메모리 장치
JP2718577B2 (ja) ダイナミックｒａｍ
US6570799B1 (en) Precharge and reference voltage technique for dynamic random access memories
KR0165987B1 (ko) 빠른 판독 동작 속도를 갖는 동적 랜덤 억세스 메모리 소자
US6144601A (en) Semiconductor memory having an improved reading circuit
EP0166642A2 (en) Block-divided semiconductor memory device having divided bit lines
US5504709A (en) Semiconductor memory device
JP2001143470A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030915

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee