JPS60211693A - Ｍｏｓ増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界劾果トラ
ンジスタ）により構成された増幅回路に関するもので、
例えば、グイナミソク型ＲＡＭ　（ランダム・アクセス
・メモリ）におけるメモリアレイからの読み出し信号を
増幅するメインアンプに利用して有効な技術に関するも
のである。

〔背景技術〕

本願発明者等は、ダイナミソ゛り型ＲＡＭにおけるメイ
ンアンプを構成する第１図に示すようなＭＯ３増幅回路
を開発した。

このＭＯ３増幅回路は、２組のＭＯ３差動増幅回路を用
いて、相補的な入力信号を互いに逆位相で受けて、それ
ぞれの出力端子から相補的な出力信号をそれぞれ形成す
るものである。

本願発明者は、上記第１図に示したＭＯ３増幅回路に対
して簡単な回路変更を行うことによって、感度の向上を
図ることを考えた。ダイナミ、７り型ＲＡλ４について
詳しく述べである特許出願の例として特開昭５７−８２
２８２号がある。

〔発明の目的〕

この発明の目的は、簡単な回路構成により画感度化を実
用したＭ、Ｏ３増幅回路を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の桟ｌｌ要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、入力信号を受ける差動形態の一対の増幅ＭＯ
３ＦＥＴＱ１．Ｑ４に対してそれぞれ差動形態とされ、
そのドレインに上記増幅ＭＯ３ＦＥＴＱ、１．Ｑ４のド
レイン電流をそれぞれ受ける電流ミラー回路の出力電流
をそれぞれ供給したＭＯ３ＦＥＴＱ２．Ｑ３を設けると
ともに、これらのＭＯ３ＦＥＴＱ２．Ｑ３のゲート、ド
レイン間を交叉結線することによって、その正帰還動作
を利用して高感度化を図るものである。

〔実施例１〕 第２図には、この発明の一実施例の回路図が示されてい
る。同図の各回路素子は、公知のＣＭＯ８（相補型ＭＯ
５）回路の製造技術によって、特に制限されないが、単
結晶シリコンのような半導体基板上において形成される
。

特に制限されないが、この実施例のＭ　ＯＳ増幅回路を
、後述するダイナミック型ＲＡＭにおけるコモン相補デ
ータ線ＣＤＬ、ＣＤＬに現れた読み出し信置を増幅する
メインアンプに適用した場合を例にして説明する。

コモン相補データ線ＣＤＬ、ＣＤＬの信号は、差動形態
のＮチャンネルＭＯ３ＦＥＴにより構成された増幅ＭＯ
３ＦＥＴＱＩ、Ｑ４のゲートに供給される。これらの増
幅ＭＯ５ＦＥＴＱＩ、Ｑ４のドレインには、Ｐチャンネ
ルＭＯ３ＦＥＴＱ６゜Ｑ７及びＱ８．Ｑ９によりそれぞ
れ構成された電流ミラー回路の入力側ＭＯ３ＦＥＴＱ６
．ＱＢのドレインにそれぞれ接続される。これらの電流
ミラー回路の出力側ＭＯ３ＦＥＴＱ７．Ｑ９のドレイン
は、ＮチャンネルＭＯ３ＦＥＴＱ２．Ｑ３のドレインに
ぞれぞれ接続さ杵る。これらのＭＯ３ＦＥＴＱ２．Ｑ３
のソースは、上記差動形態の増幅ＭＯ３ＦＥＴＱＩ、Ｑ
４のソースに共通に接続される。また、高感度化のため
に、これらのＭＯ５ＦＥＴＱ２．Ｑ３のゲートとドレイ
ンとが交叉結線されることにより正帰還ループが構成さ
れる。

そして、上記増幅ＭＯ３ＦＥＴＱＩ−Ｑ４の共通化され
たソースと回路の接地電位点との間には、その動作タイ
ミング信号φｍａによって制御されるＮチャンネルＭｏ
５ＦＥＴＱ５が設けられることによって、上記増幅ＭＯ
３ＦＥＴＱＩ−Ｑ４の動作電流が形成される。

この実施例回路の動作は、次の通りである。すなわち、
一方のコモン相補データ線ＣＤＬの読み出しレベルが他
方のコモン相補データ線ＣＤＬによりハイレベルである
場合、動作タイミング信号φｍａによりＭＯ３ＦＥＴＱ
５がオン状態になった時、増幅ＭＯ３ＦＥＴＱＩのドレ
イン電流が増幅ＭＯ３ＦＥＴＱ４のドレイン電流より多
く流れる。

これらのドレイン電流は、電流ミラー回路を介してラン
チ形態の増幅ＭＯ３ＦＥＴＱ２．Ｑ３のドレイン側に流
れる。このとき、より多くの電流によってそのゲート電
位が上昇させられる増幅ＭＯ３ＦＥＴＱ３のゲート電位
が早く上昇して多くの電流を流すようにする。この場合
、電流ミラー回路のＭＯ３ＦＥＴＱ９から供給されるＭ
Ｏ３ＦＥＴＱ３のドレイン側に供給される電流が少ない
ので、その殆ど全部が増幅ＭＯ３ＦＥＴＱ３を通して流
れることになり、増幅ＭＯ３ＦＥＴＱ２のゲート容量に
流れる電流を吸収してオフ状態にしようとする。この結
果、上記電流ミラー回路のＭ０５ＦＥＴＱ７から供給さ
れる殆ど全部の電流により増幅ＭＯ５ＦＥＴＱ３のゲー
ト容量に流れ込むという正帰還ループが作用して、急峻
に上記ＭＯ３ＦＥＴＱ２がオフ状態に、ＭＯ５ＦＥＴＱ
３がオン状態になる。これによって、その出力信号ＤＯ
がハイレベルに、出力信号Ｄｏがロウレベルになる。こ
れらの相補的な出力信号ｐｏ、Ｄｏは、図示しない出カ
バソファを通して外部端子から送出される。

第３図には、この発明に係るＭＯ３増幅回路がメインア
ンプとして利用されたグイナミソク型ＲＡＭの一実施例
の回路図が示されている。

同図に示した実施例回路では、メモリアレイＭ−ＡＲＹ
を構成する素子がＮチャンネルＭＯ３ＦＥＴを代表とす
るＩ　Ｇ　Ｆ　Ｅ　Ｔ　（Ｉ　ｎ５ｕ１ａｔｅｄＧａｔ
ｅＦ　ｔｏｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ
　）を例にして説明する。

１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣ３とアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとからなり、論理“１”、“０”の情報
はキャパシタｃｓに電荷が有るか無いかの形で記憶され
る。

情報の読み出しば、ＭＯ３ＦＥＴＱｍをオン状態にして
キャパシタＣ５を共通のデータ線ＤＬにつなぎ、データ
線ＤＬの電位がキャパシタｃｓに蓄積された電荷量に応
じてどのような変化が起きるかをセンスすることによっ
て行われる。

メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高望積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣ３と、
共通データ線ＤＬの浮遊容量Ｃｏとの関係は、Ｃｓ　／
　Ｃｏの比が非常に小さな値に７する。したがって、上
記キャパシタｃｓに行程された電荷量によるデータ線Ｄ
Ｌの電位変化は、非常に微少な信号となっている。

このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのは一半分であることを除き、メモリセルＭｅ
と同じ製造条件、同じ設計定数で作られている。キャパ
シタＣｄは、アドレッシングに先立って、ＭＯ５ＦＥＴ
Ｑｄ’によって接地電位に充電される。

上記のように、キャパシタＣｄは、キャパシタＣｓの約
半分の容量値に設定されているので、メモリセルＭｅか
らの読み出し信号のはｙ゛半分等しい基準電圧を形成す
ることになる。

同図においてＳＡは、上記アドレッシングにより生しる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａｌ、φｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その動作は後述する）
、１対の平行に配置された相補データ１ＪｌＤＬ、ＤＬ
にその入出力ノードが結合されている。相補データ線Ｄ
Ｌ、ＤＬに結合されるメモリセルの数は、検出精度を上
げるため等しくされ、ＤＬ、Ｄ〒のそれぞれに１ｌｌｌ
ｉｌずつのダミーセルが結合されている。また、各メモ
リセルＭＣは、１本のワード線ＷＬと相補対データ線の
一方との間に結合される。各ワード線ＷＬは双方のデー
タ線対と交差しているので、ワード線ＷＬに生じる雑音
成分が静電結合によりデータ線にのっても、その雑音成
分が双方のデータ線対ＤＬ。

ＤＬに等しく現れ、差動型のセンスアンプＳＡによって
相殺される。

上記アドレッシングにおいて、相補データ線対ＤＬ、ｌ
）Ｌの一方に結合されたメモリセルフ４　Ｃが選択され
た場合、他方のデータ線には必ずダミーセルＤＣが結合
されるように一対のダミーフード線ＤＷＬ、１）ＷＬの
一方が選択される。

上記センスアンプＳＡは１．一対の交差結線さ）−した
ＭＯ３ＦＥＴＱＩ　１．Ｑｉ　２を有し、これ、らの正
帰還作用により、相補データ線ＤＬ　、ｒ）Ｌに現れた
微少な信号を差動的に増幅する。この正保還動作は、２
段回に分けておこなわれ比較的小さいコンダクタンス特
性にされたＭＯ３ｒｉ’ＥＴＱ１７が比較的早いタイミ
ング信号φｐａｌによって導通し始めると同時に開始さ
れ、アドレッシングにまって相補データ線ＤＬ、ＤＬに
与えられた電位差に基づき高い方のデータ線電位は遅い
速度で、低い方のそれは速い速度で共にその差が広がり
ながら下降していく。この時、上記電圧差がある程度大
きくなったタイミングで比較的大きいコンダクタンス特
性にされたＭＯ３ＦＥＴＱ１　Ｂがタイミング信号φｐ
ａ２によって導通するので、上記低い方のデータ線電位
が急速に低下する。このように２段階にわけてセンスア
ンプＳＡの動作を行わせることによって、上記高い方の
電位落ち込みを防止する。こうして低い方の電位が交差
結合ＭＯ３ＦＥＴのしきい値電圧以下に低下したとき正
帰還動作が終了し、高い方の電位の下降は電源電圧■ｃ
ｃより低く上記しきい値電圧より高い電位に留まるとと
もに、低い方の電位は最終的に接地電位（ＯＶ）に到達
する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
け取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Ｖｃｃに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理”ｏ”として読み取られるところの誤動作が
生じる。この誤動作を防ぐために設けられるのがアクテ
ィブリストア回路Ａ、Ｒである。このアクティブリスト
ア回路ＡＲは、ロウレベルの信号に対して何ら影響を与
えずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの
電位にブートストする働きがある。

同図において代表としζ示されているデータ線対ＤＬ、
ＤＬば、カラムスイッチＣＷを構成するＭＯ５ＦＥ：Ｔ
ＱＩ　３．Ｑｌ　４を介しテコモン相補データ線対ＣＤ
Ｌ、ＣＤＬに接続される。他の代表として示されている
データ線対についても同様なＭＯ３ＦＥＴＱＩ　５．Ｑ
ｌ　６を介してコモン相補データ線対Ｃ１）Ｌ、ＣＤＬ
に接続される。このコモン相補データ’ｉｔ（（−Ｄ　
Ｌ、ＣＤ　Ｌには、出力アンプを含むデータ出カバソフ
ァＤＯＢの入力端子とデータ人カバソファＤＩＢの出力
端子に接続される。上記データ出カバソファＤＯＢは、
上記コモン相補デーク線ＣＤＬ、ＣＤＬの信号を受ける
上記第２図に示したメ・インアンプと、この出力信号を
外部端子から送出する出カバソファとにより構成される
。

ロウデコーダ及びカラムデコーダＲＣ−Ｄ　Ｃ’Ｒは、
アドレスバッファＡＤＢで形成された内部相補アドレス
信号を受けて、１本のワード線及びダミーワード線並び
にカラムスイッチ選択信号を形成してメモリセル及びダ
ミーセルのアドレッシングを行う。すなわち、ロウアド
レスストローブ信号ＲＡ　Ｓにより形成されたタイミン
グ信号φａｒに同期して外部アドレス信号ＡＸＯ〜ＡＸ
ｉをアドレスバッファＡＤＢに取込み、ロウデコーダＲ
−〇ＣＲに伝えるとともに、ワード線選択タイミング信
号φＸにより所定のワード線及びダミーワード線選択動
作を行う。そして、カラムアドレスストローブ信号ＣＡ
Ｓにより形成されたタイミング信号φａｃに同期して外
部アドレス信号ＡＹＯ〜ＡＹｉをアドレスバッファＡＤ
Ｂに取込み、カラムデコーダＣ−ＤＣＨに伝えるととも
に、データ線選択タイミング信号φｙによりデータ線の
選択動作を行う。

タイミング制御回路ＴＣは、外部から供給されたアドレ
スストローブ信号ＲＡＳ、ＣＡＳと、ライトイネーブル
信号ＷＥとを受け、上記代表として示された夕・イミン
グ信号の他各種タイミング信号を形成する。

特に制限されないが、この実施例のダイナミ、ツク型Ｒ
ＡＭにおひるカラム還択系の周辺回路は、ＣＭ　ＯＳス
タティック型回路により構成される。

これによって、１つのワード線の選択状態において、カ
ラムアドレス信号を変化させて連続的な複数ビットの読
み出しを可能にするものごある。

〔効　果〕 ｉｌ＋電流ミラー回路を用いたアクティブ負荷回路によ
り高利得された２組のＭＯ３差動増幅回路における差動
電流を形成するＭＯＳＦＥＴをラッチ形態にすることに
より、上記高利得と正帰還動作とが和泉的に働くので、
高感度のＭＯ８増幅回路を得ることができるという効果
が得られる。

（２）２組のアクティブ負荷回路を有する差動増幅回路
の結線の一部を単に変更するのみであるので、素子数を
増加させることなく、高感度のＭＯ５増幅回路を構成す
ることができるという効果が得られる。

（３）ダイナミック型ＲＡＭにおけるメインアンプとし
て利用することによって、その高感度によりコモン相補
データ線が微少信号でも応答することができるから、メ
インアンプの動作タイミングを早くできるため、高速読
み出しを実現することができるという効果が得られる。

（４）上記（３）により、メインアンプの高感度化によ
り、動作マージンの拡大を図ることができるという効果
が得られる。

（５）カラム系選択回路をスタティック型回路化して、
カラム切り換えにより複数ビットのデータを連続的に読
み出す機能を持つダイナミック型ＲＡＭのメインアンプ
に適用した場合には、上記（３）により、複数ビットの
連続読み出しを高速に行うことができるという効果が得
られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、Ｎチャンネル
ＭＯ３ＦＥＴとＰチャンネルＭＯ５ＦＥＴとをそれぞれ
逆に置き換えて構成するものであってもよい。また、増
幅ＭＯ３ＦＥＴＱ１．Ｑ４のうち、一方のＭＯＳ　Ｆ　
ＥＴのゲートに増幅すべき信号を供給し、他方のＭＯＳ
ＦＥＴのゲートに基準電圧を供給するちのであってもよ
い。

〔利用分野〕

以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるダイナミック型Ｒ
ＡＭにおりるメインアンプに適用した場合について説明
したが、これに限定されるものでなく、ＭＯ５増幅回路
として広く利用できるものである。

【図面の簡単な説明】

第１ＦＩ！Ｊは、本願発明者等において既に開発された
メインアンプの一例を示す回路図、 第２図は、この発明に係るＭＯ３増幅回路の一実施例を
示す回路図、 第３図は、この発明に係るメインアンプが利用されたダ
イナミック型ＲＡＭの一実施例を示す回路図である。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路、ＲＣ−ＤＣＲ・・ロウ／カラムデコ
ーダ、ＡＤＢ・・アドレスバッファ、ＤＯＢ・・データ
信号バッファ、ＤＩＢ・・データ入カバソファ、ＴＧ・
・タイミング第　１　図 石　ｈθ 第　２　図 Ｏβへ

Claims (1)

1. 【特許請求の範囲】 １、入力信号を受ける差動形態の一対の増幅ＭＯ３ＦＥ
   ＴＱ１．Ｑ４と、上記増幅ＭＯＳ　Ｆ　ＥＴＱｌ、Ｑ４
   と、それぞれ差動形態とされ、そのドレインに上記増幅
   ＭＯ３ＦＥＴＱＩ、Ｑ４のドレイン電流をそれぞれ受け
   る電流ミラー回路の出力電流がそれぞれ供給され、その
   ゲートとドレインが交叉結線された増幅ＭＯ３ＦＥＴＱ
   ２、Ｑ３とを含み、これらの増幅ＭＯ３ＦＥＴＱ２．Ｑ
   ３のドレインから一対の相捕的な出力信号を得るもので
   あることを特徴とするＭＯ３増幅回路。 ２、上記ＭＯ３ＦＥＴＱＩ〜Ｑ４のソースは共通化され
   、この共通ソースと回路の接地電位点との間に、タイミ
   ング信号を受けて上記増幅ＭＯ３ＦＥＴＱＩ−Ｑ４の動
   作電流を形成するＭＯ３ＦＥＴＱ５が設けられるもので
   あることを特徴とする特許請求の範囲第１項記載のＭＯ
   ５記憶装置。 ３、上記ＭＯＳ　Ｆ　ＥＴＱ　１〜Ｑ５は、Ｎチャンネ
   ルＭＯ３ＦＥＴにより構成され、データ線電流ミラー回
   路は、ＰチャンネルＭＯ３ＦＥＴにより構成されるもの
   であることを特徴とする特許請求の範囲第２項記載のＭ
   Ｏ３記憶装置。 ４、上記入力信号は、半導体記憶装置を構成するメモリ
   アレ・ｆからの読み出し信号であることを特徴とする特
   許請求の範囲第１、第２又は第３項記載のＭＯ３増幅回
   路。