JP2840068B2 - ダイナミック型ｒａｍ - Google Patents
ダイナミック型ｒａｍInfo
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ダイナミック型
ＲＡＭに関するもので、例えば、大記憶容量のダイナミ
ック型ＲＡＭに有効な技術に関するものである。 【０００２】 【従来の技術】ダイナミック型ＲＡＭにおける１ビット
のメモリセルＭＣは、情報記憶キャパシタＣｓとアドレ
ス選択用ＭＯＳＦＥＴＱｍとからなり、論理”１”，”
０”の情報はキャパシタＣｓに電荷が有るか無いかの形
で記憶される。そして、情報の読み出しは、ＭＯＳＦＥ
ＴＱｍをオン状態にしてキャパシタＣｓを共通のデータ
線Ｄにつなぎ、データ線Ｄの電位がキャパシタＣｓに蓄
積された電荷量に応じてどのような変化が起きるかをセ
ンスすることによって行われる。 【０００３】高集積大容量のメモリアレイの場合、メモ
リセルが小さく形成され、かつ共通のデータ線Ｄに多く
のメモリセルがつながれる。これに応じて上記キャパシ
タＣｓと、共通のデータ線Ｄの浮遊容量Ｃｏとの比、す
なわち、Ｃｓ／Ｃｏは非常に小さな値になる。約１Ｍビ
ットのような記憶容量を持つダイナミック型ＲＡＭの開
発にあたっては、メモリセルを構成する素子が微細化さ
れるものであるため、上記Ｃｓ／Ｃｏの比が益々小さく
なり、大記憶容量化を行う上でのネックになっている。 【０００４】そこで、本願発明者等は、データ線の浮遊
容量について検討した結果、回路的手段によって上記共
通データ線Ｄの浮遊容量Ｃｏの容量値を小さくできるこ
とを見い出した。すなわち、データ線を分割して、その
分割点に伝送ゲートＭＯＳＦＥＴを介して共通のセンス
アンプを配置する。これによって、データ線長及びそれ
に接続されるメモリセルの数を半減できるから、上記浮
遊容量Ｃｏを約半減させることができる。 【０００５】しかしながら、データ線を約１／２の電源
電圧にプリチャージして、それを読み出し基準電圧とし
て利用するハーフプリチャージ方式を採用した場合には
次のような問題が生じることが明らかとなった。すなわ
ち、ロウ（Ｘ）アドレスを固定して１つのワード線を選
択状態にしておいて、カラム（Ｙ）アドレスを切り替え
て、カラム（Ｙ）方向に連続的な読み出し／又は書き込
みを行うページモード又はスタティックカラムモードの
時に、非選択ワード線側のデータ線は、この間フローテ
ィング状態で上記ハーフプリチャージレベルを保持する
ことになる。この場合、カップリングノイズやデータ線
に結合されるアドレス選択用ＭＯＳＦＥＴのＰＮ接合に
おけるリーク電流等によって上記非選択側のデータ線に
おけるプリチャージレベルが変動してしまう虞れがあ
る。このハーフプリチャージレベルは、メモリセルの読
み出し基準電圧として利用されるから、上記レベル変動
によって動作マージンが悪化する原因になる。 【０００６】なお、ダイナミック型ＲＡＭについては、
例えば特開昭５１−７４５３５号公報参照。スタティッ
クカラムモード機能を持つダイナミック型ＲＡＭについ
ては、例えば日経マグロウヒル社１９８３年７月１８日
付の「日経エレクトロニクス」の頁１６９〜頁１９３参
照。 【０００７】 【発明が解決しようとする課題】この発明の目的は、動
作の安定化を図ったダイナミック型ＲＡＭを提供するこ
とにある。この発明の前記ならびにその他の目的と新規
な特徴は、この明細書の記述および添付図面から明らか
になるであろう。 【０００８】 【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、センスアンプを中心として
分割された相補データ線にそれぞれレベル補償回路を設
けて、ワード線が非選択状態にされた相補データ線にス
イッチゲートＭＯＳＦＥＴを介してプリチャージレベル
を補償する電流を供給するものである。 【０００９】 【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、実施の形態を説明す
るための全図において、同一機能を有するものは同一符
号を付け、その繰り返しの説明は省略する。 【００１０】図１には、この発明に係るダイナミック型
ＲＡＭにおけるメモリアレイ部の一実施の形態の要部概
略構成図が示されている。 【００１１】特に、制限されないが、同図に破線で示す
ように単位のメモリアレイは、データ線方向で分割され
た一対のメモリアレイＭＡＲＹ−Ｌ，ＭＡＲＹ−Ｒによ
り構成される。すなわち、上記各メモリアレイＭＡＲＹ
−Ｌ，ＭＡＲＹ−Ｒは、同図において、左右に２分割さ
れ、その中央に共通のセンスアンプＳＡが設けられる。
センスアンプＳＡの一対の入出力ノードは、それぞれ伝
送ゲートＭＯＳＦＥＴＱ５，Ｑ６（Ｑ７，Ｑ８）と伝送
ゲートＭＯＳＦＥＴＱ９，Ｑ１０（Ｑ１１，Ｑ１２）を
介して左側の相補データ線Ｄ，バーＤと、右側の相補デ
ータ線（図示せず）にそれぞれ結合される。これによ
り、１本のデータ線長さ及び結合されるメモリセルの数
が半減させられるので、データ線の浮遊容量Ｃｏ（図示
せず）を減少することができる。これによって、データ
線に現れるメモリセルからの読み出し信号レベルを大き
くできる。 【００１２】センスアンプＳＡは、特に制限されない
が、ＣＭＯＳラッチ回路により構成される。すなわち、
センスアンプＳＡは、２つのＣＭＯＳインバータ回路の
入力と出力とが交差結合されることにより構成される。
上記センスアンプＳＡを構成するＰチャンネルＭＯＳＦ
ＥＴのソースは、他のセンスアンプＳＡの同様なＰチャ
ンネルＭＯＳＦＥＴのソースとともに共通化されてＰチ
ャンネル型のスイッチＭＯＳＦＥＴＱ１５を介して電源
電圧Ｖｃｃが供給される。上記センスアンプＳＡを構成
するＮチャンネルＭＯＳＦＥＴのソースは、他のセンス
アンプＳＡの同様なＮチャンネルＭＯＳＦＥＴのソース
とともに共通化されてＮチャンネル型のスイッチＭＯＳ
ＦＥＴＱ１４を介して回路の接地電位が供給される。セ
ンスアンプＳＡは、上記のようなスイッチＭＯＳＦＥＴ
Ｑ１５，Ｑ１４を介して電源電圧Ｖｃｃと回路の接地電
位が供給されることによって動作状態にされる。 【００１３】１ビットのメモリセルは、その代表として
示されているように情報記憶キャパシタＣｓとアドレス
選択用ＭＯＳＦＥＴＱｍとからなり、論理”１”，”
０”の情報はキャパシタＣｓに電荷が有るか無いかの形
で記憶される。情報の読み出しは、ＭＯＳＦＥＴＱｍを
オン状態にしてキャパシタＣｓを共通のデータ線Ｄ又は
バーＤにつなぎ、データ線Ｄ（又はバーＤ）の電位がキ
ャパシタＣｓに蓄積された電荷量に応じてどのような変
化が起きるかをセンスすることによって行われる。すな
わち、左側のメモリアレイＭＡＲＹ−Ｌのワード線が選
択されると、タイミング信号φＬのハイレベルによって
左側の伝送ゲートＭＯＳＦＥＴＱ５〜Ｑ８がオン状態に
されているので、センスアンプＳＡは左側のメモリアレ
イＭＡＲＹ−Ｌのデータ線に結合され、上記選択された
メモリセルのキャパシタＣｓに蓄積された電荷量に従っ
た電位変化を増幅するものである。 【００１４】このようなメモリセルからの微少な信号を
検出するため、相補データ線Ｄ，バーＤは、約１／２の
電源電圧Ｖｃｃ／２にプリチャージされる。すなわち、
センスアンプＳＡの一対の入出力ノード間には、それを
短絡するプリチャージＭＯＳＦＥＴＱ１６，Ｑ１７が設
けられる。また、チップ非選択期間における上記プリチ
ャージレベルのレベル補償を行なうため、センスアンプ
ＳＡの一対の動作電圧供給線には、ＭＯＳＦＥＴＱ１８
を介して分圧抵抗Ｒ３，Ｒ４により形成されたＶｃｃ／
２の電圧が供給される。なお、ＭＯＳＦＥＴＱ１８がタ
イミング信号バーφｐによってオン状態にされるとき、
センスアンプＳＡの動作電圧供給端子は短絡ＭＯＳＦＥ
ＴＱ１３によって短絡される。この実施の形態に従う
と、メモリセルのアクセスにおいて、ワード線が非選択
とされたメモリアレイＭＡＲＹ−Ｌ，ＭＡＲＹ−Ｒのデ
ータ線がフローティング状態にされることにより、その
プリチャージレベルがカップリング又はリーク電流によ
ってレベル変動してしまうのを防止するため、次のレベ
ル補償回路が設けられる。 【００１５】すなわち、代表として示されている左側の
メモリアレイＭＡＲＹ−Ｌの相補データ線Ｄ，バーＤに
は、タイミング信号バーφＬ’により制御されるスイッ
チゲートＭＯＳＦＥＴＱ１〜Ｑ４を介して、分圧抵抗Ｒ
１，Ｒ２によって形成されたＶｃｃ／２の分圧電圧を供
給するものである。右側のメモリアレイＭＡＲＹ−Ｒに
も、上記類似のレベル補償回路が設けられる（図示せ
ず）。 【００１６】なお、上記メモリアレイＭＳＲＹ−Ｌ，Ｍ
ＡＲＹ−Ｒのメモリセルを選択するアドレスデコーダ
と、外部端子からのアドレス信号を受けて、上記アドレ
スデコーダに内部アドレス信号を供給するアドレスバッ
ファ及び外部端子からの制御信号に従って内部回路の動
作に必要な各種タイミング信号を形成するタイミング制
御回路は、公知の回路と類似の回路により構成される。
特に制限されないが、アドレス信号は、共通の外部端子
からアドレスストローブ信号バーＲＡＳ，バーＣＡＳに
同期して時系列的に供給されるアドレスマルチ方式によ
り供給される。また、カラム系のアドレスバッファとア
ドレスデコーダは、スタティック型回路が採用される。 【００１７】この実施の形態回路の動作の一例を図２に
示したタイミング図を参照して、次に説明する。 【００１８】ロウアドレスストローブ信号バーＲＡＳと
カラムアドレスストローブ信号バーＣＡＳがハイレベル
のチップ非選択状態においては、プリチャージ信号バー
φｐはハイレベルにされる。また、タイミング信号φＬ
とφＲは共にハイレベルにされることによって、上記セ
ンスアンプＳＡを選択的に分割されたメモリアレイＭＡ
ＲＹ−ＬとＭＡＲＹ−Ｒの相補データ線に接続する伝送
ゲートＭＯＳＦＥＴＱ５〜Ｑ８及びＱ９〜Ｑ１２は共に
オン状態にされている。選択されたメモリアレイＭＡＲ
Ｙ−Ｌ又はＭＡＲＹ−Ｒが非選択状態にされる時、セン
スアンプＳＡの動作タイミング信号φｐａはロウレベル
に、タイミング信号バーφｐａはハイレベルにされるの
でスイッチＭＯＳＦＥＴＱ１４とＱ１５が共にオフ状態
にされる。これにより、センスアンプＳＡはその入出力
ノードがハイインピーダンス状態にされる。この後、ハ
イレベルにされるプリチャージ信号バーφｐによってプ
リチャージＭＯＳＦＥＴＱ１６，Ｑ１７がオン状態にさ
れる。これにより、読み出し／又は書き込み動作によっ
て選択側のメモリアレイにおける相補データ線Ｄ，バー
Ｄのハイレベルとロウレベルが短絡されるので上記プリ
チャージレベルが形成される。また、非選択側のメモリ
アレイの相補データ線は、プリチャージレベルのままと
されている。 【００１９】なお、比較的長時間にわたってチップ非選
択状態にされると、上記相補データ線のプリチャージレ
ベルがリーク電流によって低下してしまう。これを防止
するため、分圧抵抗Ｒ３，Ｒ４によって形成されたＶｃ
ｃ／２の分圧電圧は、ＭＯＳＦＥＴＱ１３，Ｑ１８、セ
ンスアンプＳＡを構成する増幅ＭＯＳＦＥＴとの動作電
圧供給線（共通ソース線）を介して相補データ線Ｄ，バ
ーＤに供給される。 【００２０】例えば、読み出し動作において、ロウアド
レスストローブ信号バーＲＡＳの立ち下がりに同期し
て、外部端子から供給されたアドレス信号Ｘ１をロウア
ドレスバッファが取り込み、アドレスデコーダに伝え
る。このアドレス信号Ｘ１により指示されたアドレスに
従い、例えば、右側のメモリアレイＭＡＲＹ−Ｒのメモ
リセルが選択されると、タイミング信号φＬがロウレベ
ルにされる。これによりセンスアンプＳＡと左側のメモ
リアレイＭＡＲＹ−Ｌの相補データ線とを接続する伝送
ゲートＭＯＳＦＥＴＱ５〜Ｑ８がオフ状態にされる。な
お、タイミング信号φＲは、同図に点線で示すようにハ
イレベルのままにされる。 【００２１】上記アドレス信号Ｘ１により指示された右
側の１本のワード線Ｗはハイレベルにされる。これによ
り、相補データ線Ｄ，バーＤのうち、一方のメモリセル
のアドレス選択用のＭＯＳＦＥＴＱｍがオン状態にされ
て、記憶用キャパシタＣｓの電荷がそのデータ線に読み
出される。この後、信号φｐａがハイレベルに、タイミ
ング信号バーφｐａがロウレベルにされることによっ
て、パワースイッチＭＯＳＦＥＴＱ１４とＱ１５がオン
状態にされるので、センスアンプＳＡは右側の相補デー
タ線のレベル差を増幅する。 【００２２】次に、カラムアドレスストローブ信号バー
ＣＡＳがロウレベルにされると、カラム系のアドレスバ
ッファとアドレスデコーダが動作状態にされ、外部端子
から供給されたアドレス信号Ｙ１を取り込み、上記セン
スアンプＳＡのうちの１つの増幅出力を共通入出力線
（Ｉ／Ｏ）とメインアンプ及び出力バッファ（図示せ
ず）を通して外部端子Ｄｏｕｔから読み出しデータＤ１
として送出させる。この実施の形態では、カラム系回路
をスタティック型回路により構成するものであるので、
アドレス信号をＹ２〜Ｙ４のように変化させると、上記
回路がこれに応答して、上記センスアンプＳＡと共通入
出力線（Ｉ／Ｏ）の接続を切り替えて、次々にその出力
信号Ｄ２〜Ｄ４を送出させる。このようなスタティック
カラムモードにより、例えば、約１Ｍビットの記憶容量
を持つダイナミック型ＲＡＭでは、最大１０２４ビット
ものデータを連続して読み出すことができる。 【００２３】このようなスタティックカラムモードにお
いて、左側のメモリアレイＭＡＲＹ−Ｌの相補データ線
が比較的長時間にわたってフローティング状態のままに
されると、カップリング又はリーク電流によって、上記
ハーフプリチャージレベルが変動してしまう。この実施
の形態回路では、上記ロウ系のアドレス指示により、タ
イミング信号φＬがロウレベルにされると、タイミング
信号バーφＬ´がハイレベルにされる。これにより、ス
イッチゲートＭＯＳＦＥＴＱ１〜Ｑ４はオン状態にさ
れ、分圧抵抗Ｒ１，Ｒ２により形成したＶｃｃ／２の電
圧を各データ線に供給する。なお、選択された方のメモ
リアレイＭＡＲＹ−Ｒにおける類似のタイミング信号バ
ーφＲ´は点線で示すようにロウレベルのままにされ、
上記メモリセルの読み出し動作には何等影響を及ぼさな
い。 【００２４】 【発明の効果】 （１）データ線方向に分割されたメモリアレイのうち、
一方のメモリアレイに対してスタティックカラムモード
やページモードのように連続的なアクセスを行っても、
他方の非選択側のメモリアレイの相補データ線に対し
て、レベル補償回路によってハーフプリチャージレベル
を供給し続けることにより、メモリセルの読み出し基準
電圧としてのハーフプリチャージレベルを一定にできる
から、動作の安定化を実現できるという効果が得られ
る。 （２）上記（１）により、動作中に電源電圧に変動した
場合でも、これに応じた基準電圧としてのプリチャージ
レベルを得ることができるから、電源電圧変動に対して
も安定した動作を行うことができるという効果が得られ
る。 【００２５】以上本発明者によってなされた発明を実施
の形態に基づき説明したが、この発明は上記実施の形態
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
カラム系回路は、ダイナミック型回路により構成するも
のであってもよい。この場合、カラムアドレスストロー
ド信号バーＣＡＳを一旦ハイレベルにしてからロウレベ
ルにして次々にカラムアドレス信号を取り込むことによ
って、上記類似の連続アクセス（ページモード）を行う
ことができる。また、ロウアドレス信号とカラムアドレ
ス信号とは、それぞれ独立した外部端子から供給するも
のであってもよい。この場合、上記アドレスストローブ
信号に代え、チップ選択信号によりその選択／非選択が
制御される。また、アドレス信号の変化を検出して、そ
れに基づいて内部回路に必要な一連のタイミング信号を
形成する内部同期式を採るものであってもよい。 【００２６】この発明は、単位のメモリアレイを分割し
て共通のセンスアンプを両メモリアレイの相補データ線
に選択的に接続するとともに、ハーフプリチャージによ
りメモリセルの読み出し基準電圧を形成するダイナミッ
ク型ＲＡＭに広く利用できるものである。
ＲＡＭに関するもので、例えば、大記憶容量のダイナミ
ック型ＲＡＭに有効な技術に関するものである。 【０００２】 【従来の技術】ダイナミック型ＲＡＭにおける１ビット
のメモリセルＭＣは、情報記憶キャパシタＣｓとアドレ
ス選択用ＭＯＳＦＥＴＱｍとからなり、論理”１”，”
０”の情報はキャパシタＣｓに電荷が有るか無いかの形
で記憶される。そして、情報の読み出しは、ＭＯＳＦＥ
ＴＱｍをオン状態にしてキャパシタＣｓを共通のデータ
線Ｄにつなぎ、データ線Ｄの電位がキャパシタＣｓに蓄
積された電荷量に応じてどのような変化が起きるかをセ
ンスすることによって行われる。 【０００３】高集積大容量のメモリアレイの場合、メモ
リセルが小さく形成され、かつ共通のデータ線Ｄに多く
のメモリセルがつながれる。これに応じて上記キャパシ
タＣｓと、共通のデータ線Ｄの浮遊容量Ｃｏとの比、す
なわち、Ｃｓ／Ｃｏは非常に小さな値になる。約１Ｍビ
ットのような記憶容量を持つダイナミック型ＲＡＭの開
発にあたっては、メモリセルを構成する素子が微細化さ
れるものであるため、上記Ｃｓ／Ｃｏの比が益々小さく
なり、大記憶容量化を行う上でのネックになっている。 【０００４】そこで、本願発明者等は、データ線の浮遊
容量について検討した結果、回路的手段によって上記共
通データ線Ｄの浮遊容量Ｃｏの容量値を小さくできるこ
とを見い出した。すなわち、データ線を分割して、その
分割点に伝送ゲートＭＯＳＦＥＴを介して共通のセンス
アンプを配置する。これによって、データ線長及びそれ
に接続されるメモリセルの数を半減できるから、上記浮
遊容量Ｃｏを約半減させることができる。 【０００５】しかしながら、データ線を約１／２の電源
電圧にプリチャージして、それを読み出し基準電圧とし
て利用するハーフプリチャージ方式を採用した場合には
次のような問題が生じることが明らかとなった。すなわ
ち、ロウ（Ｘ）アドレスを固定して１つのワード線を選
択状態にしておいて、カラム（Ｙ）アドレスを切り替え
て、カラム（Ｙ）方向に連続的な読み出し／又は書き込
みを行うページモード又はスタティックカラムモードの
時に、非選択ワード線側のデータ線は、この間フローテ
ィング状態で上記ハーフプリチャージレベルを保持する
ことになる。この場合、カップリングノイズやデータ線
に結合されるアドレス選択用ＭＯＳＦＥＴのＰＮ接合に
おけるリーク電流等によって上記非選択側のデータ線に
おけるプリチャージレベルが変動してしまう虞れがあ
る。このハーフプリチャージレベルは、メモリセルの読
み出し基準電圧として利用されるから、上記レベル変動
によって動作マージンが悪化する原因になる。 【０００６】なお、ダイナミック型ＲＡＭについては、
例えば特開昭５１−７４５３５号公報参照。スタティッ
クカラムモード機能を持つダイナミック型ＲＡＭについ
ては、例えば日経マグロウヒル社１９８３年７月１８日
付の「日経エレクトロニクス」の頁１６９〜頁１９３参
照。 【０００７】 【発明が解決しようとする課題】この発明の目的は、動
作の安定化を図ったダイナミック型ＲＡＭを提供するこ
とにある。この発明の前記ならびにその他の目的と新規
な特徴は、この明細書の記述および添付図面から明らか
になるであろう。 【０００８】 【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、センスアンプを中心として
分割された相補データ線にそれぞれレベル補償回路を設
けて、ワード線が非選択状態にされた相補データ線にス
イッチゲートＭＯＳＦＥＴを介してプリチャージレベル
を補償する電流を供給するものである。 【０００９】 【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、実施の形態を説明す
るための全図において、同一機能を有するものは同一符
号を付け、その繰り返しの説明は省略する。 【００１０】図１には、この発明に係るダイナミック型
ＲＡＭにおけるメモリアレイ部の一実施の形態の要部概
略構成図が示されている。 【００１１】特に、制限されないが、同図に破線で示す
ように単位のメモリアレイは、データ線方向で分割され
た一対のメモリアレイＭＡＲＹ−Ｌ，ＭＡＲＹ−Ｒによ
り構成される。すなわち、上記各メモリアレイＭＡＲＹ
−Ｌ，ＭＡＲＹ−Ｒは、同図において、左右に２分割さ
れ、その中央に共通のセンスアンプＳＡが設けられる。
センスアンプＳＡの一対の入出力ノードは、それぞれ伝
送ゲートＭＯＳＦＥＴＱ５，Ｑ６（Ｑ７，Ｑ８）と伝送
ゲートＭＯＳＦＥＴＱ９，Ｑ１０（Ｑ１１，Ｑ１２）を
介して左側の相補データ線Ｄ，バーＤと、右側の相補デ
ータ線（図示せず）にそれぞれ結合される。これによ
り、１本のデータ線長さ及び結合されるメモリセルの数
が半減させられるので、データ線の浮遊容量Ｃｏ（図示
せず）を減少することができる。これによって、データ
線に現れるメモリセルからの読み出し信号レベルを大き
くできる。 【００１２】センスアンプＳＡは、特に制限されない
が、ＣＭＯＳラッチ回路により構成される。すなわち、
センスアンプＳＡは、２つのＣＭＯＳインバータ回路の
入力と出力とが交差結合されることにより構成される。
上記センスアンプＳＡを構成するＰチャンネルＭＯＳＦ
ＥＴのソースは、他のセンスアンプＳＡの同様なＰチャ
ンネルＭＯＳＦＥＴのソースとともに共通化されてＰチ
ャンネル型のスイッチＭＯＳＦＥＴＱ１５を介して電源
電圧Ｖｃｃが供給される。上記センスアンプＳＡを構成
するＮチャンネルＭＯＳＦＥＴのソースは、他のセンス
アンプＳＡの同様なＮチャンネルＭＯＳＦＥＴのソース
とともに共通化されてＮチャンネル型のスイッチＭＯＳ
ＦＥＴＱ１４を介して回路の接地電位が供給される。セ
ンスアンプＳＡは、上記のようなスイッチＭＯＳＦＥＴ
Ｑ１５，Ｑ１４を介して電源電圧Ｖｃｃと回路の接地電
位が供給されることによって動作状態にされる。 【００１３】１ビットのメモリセルは、その代表として
示されているように情報記憶キャパシタＣｓとアドレス
選択用ＭＯＳＦＥＴＱｍとからなり、論理”１”，”
０”の情報はキャパシタＣｓに電荷が有るか無いかの形
で記憶される。情報の読み出しは、ＭＯＳＦＥＴＱｍを
オン状態にしてキャパシタＣｓを共通のデータ線Ｄ又は
バーＤにつなぎ、データ線Ｄ（又はバーＤ）の電位がキ
ャパシタＣｓに蓄積された電荷量に応じてどのような変
化が起きるかをセンスすることによって行われる。すな
わち、左側のメモリアレイＭＡＲＹ−Ｌのワード線が選
択されると、タイミング信号φＬのハイレベルによって
左側の伝送ゲートＭＯＳＦＥＴＱ５〜Ｑ８がオン状態に
されているので、センスアンプＳＡは左側のメモリアレ
イＭＡＲＹ−Ｌのデータ線に結合され、上記選択された
メモリセルのキャパシタＣｓに蓄積された電荷量に従っ
た電位変化を増幅するものである。 【００１４】このようなメモリセルからの微少な信号を
検出するため、相補データ線Ｄ，バーＤは、約１／２の
電源電圧Ｖｃｃ／２にプリチャージされる。すなわち、
センスアンプＳＡの一対の入出力ノード間には、それを
短絡するプリチャージＭＯＳＦＥＴＱ１６，Ｑ１７が設
けられる。また、チップ非選択期間における上記プリチ
ャージレベルのレベル補償を行なうため、センスアンプ
ＳＡの一対の動作電圧供給線には、ＭＯＳＦＥＴＱ１８
を介して分圧抵抗Ｒ３，Ｒ４により形成されたＶｃｃ／
２の電圧が供給される。なお、ＭＯＳＦＥＴＱ１８がタ
イミング信号バーφｐによってオン状態にされるとき、
センスアンプＳＡの動作電圧供給端子は短絡ＭＯＳＦＥ
ＴＱ１３によって短絡される。この実施の形態に従う
と、メモリセルのアクセスにおいて、ワード線が非選択
とされたメモリアレイＭＡＲＹ−Ｌ，ＭＡＲＹ−Ｒのデ
ータ線がフローティング状態にされることにより、その
プリチャージレベルがカップリング又はリーク電流によ
ってレベル変動してしまうのを防止するため、次のレベ
ル補償回路が設けられる。 【００１５】すなわち、代表として示されている左側の
メモリアレイＭＡＲＹ−Ｌの相補データ線Ｄ，バーＤに
は、タイミング信号バーφＬ’により制御されるスイッ
チゲートＭＯＳＦＥＴＱ１〜Ｑ４を介して、分圧抵抗Ｒ
１，Ｒ２によって形成されたＶｃｃ／２の分圧電圧を供
給するものである。右側のメモリアレイＭＡＲＹ−Ｒに
も、上記類似のレベル補償回路が設けられる（図示せ
ず）。 【００１６】なお、上記メモリアレイＭＳＲＹ−Ｌ，Ｍ
ＡＲＹ−Ｒのメモリセルを選択するアドレスデコーダ
と、外部端子からのアドレス信号を受けて、上記アドレ
スデコーダに内部アドレス信号を供給するアドレスバッ
ファ及び外部端子からの制御信号に従って内部回路の動
作に必要な各種タイミング信号を形成するタイミング制
御回路は、公知の回路と類似の回路により構成される。
特に制限されないが、アドレス信号は、共通の外部端子
からアドレスストローブ信号バーＲＡＳ，バーＣＡＳに
同期して時系列的に供給されるアドレスマルチ方式によ
り供給される。また、カラム系のアドレスバッファとア
ドレスデコーダは、スタティック型回路が採用される。 【００１７】この実施の形態回路の動作の一例を図２に
示したタイミング図を参照して、次に説明する。 【００１８】ロウアドレスストローブ信号バーＲＡＳと
カラムアドレスストローブ信号バーＣＡＳがハイレベル
のチップ非選択状態においては、プリチャージ信号バー
φｐはハイレベルにされる。また、タイミング信号φＬ
とφＲは共にハイレベルにされることによって、上記セ
ンスアンプＳＡを選択的に分割されたメモリアレイＭＡ
ＲＹ−ＬとＭＡＲＹ−Ｒの相補データ線に接続する伝送
ゲートＭＯＳＦＥＴＱ５〜Ｑ８及びＱ９〜Ｑ１２は共に
オン状態にされている。選択されたメモリアレイＭＡＲ
Ｙ−Ｌ又はＭＡＲＹ−Ｒが非選択状態にされる時、セン
スアンプＳＡの動作タイミング信号φｐａはロウレベル
に、タイミング信号バーφｐａはハイレベルにされるの
でスイッチＭＯＳＦＥＴＱ１４とＱ１５が共にオフ状態
にされる。これにより、センスアンプＳＡはその入出力
ノードがハイインピーダンス状態にされる。この後、ハ
イレベルにされるプリチャージ信号バーφｐによってプ
リチャージＭＯＳＦＥＴＱ１６，Ｑ１７がオン状態にさ
れる。これにより、読み出し／又は書き込み動作によっ
て選択側のメモリアレイにおける相補データ線Ｄ，バー
Ｄのハイレベルとロウレベルが短絡されるので上記プリ
チャージレベルが形成される。また、非選択側のメモリ
アレイの相補データ線は、プリチャージレベルのままと
されている。 【００１９】なお、比較的長時間にわたってチップ非選
択状態にされると、上記相補データ線のプリチャージレ
ベルがリーク電流によって低下してしまう。これを防止
するため、分圧抵抗Ｒ３，Ｒ４によって形成されたＶｃ
ｃ／２の分圧電圧は、ＭＯＳＦＥＴＱ１３，Ｑ１８、セ
ンスアンプＳＡを構成する増幅ＭＯＳＦＥＴとの動作電
圧供給線（共通ソース線）を介して相補データ線Ｄ，バ
ーＤに供給される。 【００２０】例えば、読み出し動作において、ロウアド
レスストローブ信号バーＲＡＳの立ち下がりに同期し
て、外部端子から供給されたアドレス信号Ｘ１をロウア
ドレスバッファが取り込み、アドレスデコーダに伝え
る。このアドレス信号Ｘ１により指示されたアドレスに
従い、例えば、右側のメモリアレイＭＡＲＹ−Ｒのメモ
リセルが選択されると、タイミング信号φＬがロウレベ
ルにされる。これによりセンスアンプＳＡと左側のメモ
リアレイＭＡＲＹ−Ｌの相補データ線とを接続する伝送
ゲートＭＯＳＦＥＴＱ５〜Ｑ８がオフ状態にされる。な
お、タイミング信号φＲは、同図に点線で示すようにハ
イレベルのままにされる。 【００２１】上記アドレス信号Ｘ１により指示された右
側の１本のワード線Ｗはハイレベルにされる。これによ
り、相補データ線Ｄ，バーＤのうち、一方のメモリセル
のアドレス選択用のＭＯＳＦＥＴＱｍがオン状態にされ
て、記憶用キャパシタＣｓの電荷がそのデータ線に読み
出される。この後、信号φｐａがハイレベルに、タイミ
ング信号バーφｐａがロウレベルにされることによっ
て、パワースイッチＭＯＳＦＥＴＱ１４とＱ１５がオン
状態にされるので、センスアンプＳＡは右側の相補デー
タ線のレベル差を増幅する。 【００２２】次に、カラムアドレスストローブ信号バー
ＣＡＳがロウレベルにされると、カラム系のアドレスバ
ッファとアドレスデコーダが動作状態にされ、外部端子
から供給されたアドレス信号Ｙ１を取り込み、上記セン
スアンプＳＡのうちの１つの増幅出力を共通入出力線
（Ｉ／Ｏ）とメインアンプ及び出力バッファ（図示せ
ず）を通して外部端子Ｄｏｕｔから読み出しデータＤ１
として送出させる。この実施の形態では、カラム系回路
をスタティック型回路により構成するものであるので、
アドレス信号をＹ２〜Ｙ４のように変化させると、上記
回路がこれに応答して、上記センスアンプＳＡと共通入
出力線（Ｉ／Ｏ）の接続を切り替えて、次々にその出力
信号Ｄ２〜Ｄ４を送出させる。このようなスタティック
カラムモードにより、例えば、約１Ｍビットの記憶容量
を持つダイナミック型ＲＡＭでは、最大１０２４ビット
ものデータを連続して読み出すことができる。 【００２３】このようなスタティックカラムモードにお
いて、左側のメモリアレイＭＡＲＹ−Ｌの相補データ線
が比較的長時間にわたってフローティング状態のままに
されると、カップリング又はリーク電流によって、上記
ハーフプリチャージレベルが変動してしまう。この実施
の形態回路では、上記ロウ系のアドレス指示により、タ
イミング信号φＬがロウレベルにされると、タイミング
信号バーφＬ´がハイレベルにされる。これにより、ス
イッチゲートＭＯＳＦＥＴＱ１〜Ｑ４はオン状態にさ
れ、分圧抵抗Ｒ１，Ｒ２により形成したＶｃｃ／２の電
圧を各データ線に供給する。なお、選択された方のメモ
リアレイＭＡＲＹ−Ｒにおける類似のタイミング信号バ
ーφＲ´は点線で示すようにロウレベルのままにされ、
上記メモリセルの読み出し動作には何等影響を及ぼさな
い。 【００２４】 【発明の効果】 （１）データ線方向に分割されたメモリアレイのうち、
一方のメモリアレイに対してスタティックカラムモード
やページモードのように連続的なアクセスを行っても、
他方の非選択側のメモリアレイの相補データ線に対し
て、レベル補償回路によってハーフプリチャージレベル
を供給し続けることにより、メモリセルの読み出し基準
電圧としてのハーフプリチャージレベルを一定にできる
から、動作の安定化を実現できるという効果が得られ
る。 （２）上記（１）により、動作中に電源電圧に変動した
場合でも、これに応じた基準電圧としてのプリチャージ
レベルを得ることができるから、電源電圧変動に対して
も安定した動作を行うことができるという効果が得られ
る。 【００２５】以上本発明者によってなされた発明を実施
の形態に基づき説明したが、この発明は上記実施の形態
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
カラム系回路は、ダイナミック型回路により構成するも
のであってもよい。この場合、カラムアドレスストロー
ド信号バーＣＡＳを一旦ハイレベルにしてからロウレベ
ルにして次々にカラムアドレス信号を取り込むことによ
って、上記類似の連続アクセス（ページモード）を行う
ことができる。また、ロウアドレス信号とカラムアドレ
ス信号とは、それぞれ独立した外部端子から供給するも
のであってもよい。この場合、上記アドレスストローブ
信号に代え、チップ選択信号によりその選択／非選択が
制御される。また、アドレス信号の変化を検出して、そ
れに基づいて内部回路に必要な一連のタイミング信号を
形成する内部同期式を採るものであってもよい。 【００２６】この発明は、単位のメモリアレイを分割し
て共通のセンスアンプを両メモリアレイの相補データ線
に選択的に接続するとともに、ハーフプリチャージによ
りメモリセルの読み出し基準電圧を形成するダイナミッ
ク型ＲＡＭに広く利用できるものである。
【図面の簡単な説明】
【図１】この発明に係るダイナミック型ＲＡＭにおける
メモリアレイの一実施の形態を示す概略構成図である。 【図２】その動作の一例を説明するためのタイミング図
である。 【符号の説明】 ＭＡＲＹ−Ｌ，ＭＡＲＹ−Ｒ…メモリアレイ、ＳＡ…セ
ンスアンプ。
メモリアレイの一実施の形態を示す概略構成図である。 【図２】その動作の一例を説明するためのタイミング図
である。 【符号の説明】 ＭＡＲＹ−Ｌ，ＭＡＲＹ−Ｒ…メモリアレイ、ＳＡ…セ
ンスアンプ。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.6，ＤＢ名)
G11C 11/407
Claims (1)
- (57)【特許請求の範囲】 １．相補データ線とワード線との交点に設けられ、アド
レス選択用ＭＯＳＦＥＴと情報記憶用キャパシタとから
なる複数のメモリセルをそれぞれに備える第１及び第２
メモリアレイと、 前記第１及び第２メモリアレイの相補データ線に対して
それぞれ伝送ゲートＭＯＳＦＥＴを介して設けられ、交
差結合された２つのＣＭＯＳインバータからなるセンス
アンプと、 前記２つのＣＭＯＳインバータの一方のソースに共通に
接続され、第１スイッチを介して第１電位が供給される
第１電位供給線と、 前記２つのＣＭＯＳインバータの他方のソースに共通に
接続され、第２スイッチを介して第２電位が供給される
第２電位供給線と、 前記第１及び第２電位供給線に、前記第１及び第２電位
の中間の電位であるプリチャージ電位を供給するための
レベル補償回路と、 前記第１及び第２メモリアレイの相補データ線に対して
それぞれ伝送ゲートＭＯＳＦＥＴを介して設けられ、前
記相補データ線を短絡するための短絡回路とを備え、 前記第１及び第２メモリアレイの非選択時において、前
記第１及び第２スイッチは非導通とされ、前記相補デー
タ線と前記第１及び第２電位供給線は前記プリチャージ
電位にプリチャージされることを特徴とするダイナミッ
ク型ＲＡＭ。 ２．前記短絡回路は、前記相補データ線の間にソース・
ドレイン経路が接続されたＭＯＳトランジスタであるこ
とを特徴とする特許請求の範囲第１項に記載のダイナミ
ック型ＲＡＭ。 ３．前記レベル補償回路は、前記第１及び第２電位供給
線の間にそのソース・ドレイン経路が接続された第１Ｍ
ＯＳトランジスタと、前記第１及び第２電位供給線のい
ずれか一方とプリチャージ電位との間にソース・ドレイ
ン経路が接続された第２ＭＯＳトランジスタとを有する
ことを特徴とする特許請求の範囲第１項又は第２項に記
載のダイナミック型ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9336238A JP2840068B2 (ja) | 1997-12-08 | 1997-12-08 | ダイナミック型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9336238A JP2840068B2 (ja) | 1997-12-08 | 1997-12-08 | ダイナミック型ｒａｍ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8278227A Division JP2802300B2 (ja) | 1996-10-21 | 1996-10-21 | ダイナミック型ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10134577A JPH10134577A (ja) | 1998-05-22 |
| JP2840068B2 true JP2840068B2 (ja) | 1998-12-24 |
Family
ID=18297074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9336238A Expired - Lifetime JP2840068B2 (ja) | 1997-12-08 | 1997-12-08 | ダイナミック型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2840068B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100573711C (zh) * | 2006-10-13 | 2009-12-23 | 晶豪科技股份有限公司 | 动态随机存取存储器的位线预充电压产生器 |
-
1997
- 1997-12-08 JP JP9336238A patent/JP2840068B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100573711C (zh) * | 2006-10-13 | 2009-12-23 | 晶豪科技股份有限公司 | 动态随机存取存储器的位线预充电压产生器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10134577A (ja) | 1998-05-22 |
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|
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|
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Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| EXPY | Cancellation because of completion of term | ||
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Free format text: JAPANESE INTERMEDIATE CODE: R370 |