JPH01169798A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01169798A JPH01169798A JP62327940A JP32794087A JPH01169798A JP H01169798 A JPH01169798 A JP H01169798A JP 62327940 A JP62327940 A JP 62327940A JP 32794087 A JP32794087 A JP 32794087A JP H01169798 A JPH01169798 A JP H01169798A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000000694 effects Effects 0.000 abstract description 6
- 230000004913 activation Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、特にアクセス時間
の高速な半導体記憶装置に関するものである。
の高速な半導体記憶装置に関するものである。
近年、例えばダイナミック型MOS RAM等の高集積
メモリ装置では、その高集積化とともに、より高速なア
クセス時間(続出しに要する時間)が望まれている。
メモリ装置では、その高集積化とともに、より高速なア
クセス時間(続出しに要する時間)が望まれている。
第2図は従来の半導体記憶装置のメモリセル及びセンス
アンプ回路の概念の一例を簡単化して示した図であり、
図において、1はnチャネルMISトランジスタQ0及
びコンデンサC0からなるメモリセル、2はnチャネル
MISトランジスタQ、、QZからなる第1のフリップ
フロップ型センスアンプ、3はpチャネルMISトラン
ジスタQ3 、Q4からなる第2のフリップフロップ型
センスアンプ、4はnチャネルMISトランジスタQ、
からなる第1のフリップフロップ活性化手段、5はpチ
ャネルMISトランジスタQ6からなる第2のフリップ
フロップ活性化手段である。またnチャネルMISトラ
ンジスタQ7はビット線BLと「lの電位をイコライズ
するためのトランジスタ、nチャネルMISトランジス
タQ* 、Qqはそれぞれビット線BL、BLを所定の
電位(例えばVcc/2 ; Vccは電源電圧)にプ
リチャージするためのトランジスタ、nチャネルMIS
トランジスタQ1゜、Q、1はそれぞれビット線BL、
U工をl10L’lil、 I10線(読出し書込み
線)に接続するためのトランジスタである。
アンプ回路の概念の一例を簡単化して示した図であり、
図において、1はnチャネルMISトランジスタQ0及
びコンデンサC0からなるメモリセル、2はnチャネル
MISトランジスタQ、、QZからなる第1のフリップ
フロップ型センスアンプ、3はpチャネルMISトラン
ジスタQ3 、Q4からなる第2のフリップフロップ型
センスアンプ、4はnチャネルMISトランジスタQ、
からなる第1のフリップフロップ活性化手段、5はpチ
ャネルMISトランジスタQ6からなる第2のフリップ
フロップ活性化手段である。またnチャネルMISトラ
ンジスタQ7はビット線BLと「lの電位をイコライズ
するためのトランジスタ、nチャネルMISトランジス
タQ* 、Qqはそれぞれビット線BL、BLを所定の
電位(例えばVcc/2 ; Vccは電源電圧)にプ
リチャージするためのトランジスタ、nチャネルMIS
トランジスタQ1゜、Q、1はそれぞれビット線BL、
U工をl10L’lil、 I10線(読出し書込み
線)に接続するためのトランジスタである。
次に本従来例の動作を第3図のタイミングチャート図を
用いて説明する。
用いて説明する。
時刻T1に信号EQがハイレベルからロウレベルに下が
ると、イコライズトランジスタQ7.プリチャージトラ
ンジスタQ1.l、 C;Lqがオフするのでビット線
BLおよびT1はフローティング状態となる。時刻T2
にワードラインWLがロウレベルからハイレベルになる
と、トランジスタQ0がオンする。例えばメモリセルに
ハイレベルが記憶されている場合、実線のようにビット
線BLのレベルがわずかに上昇する。そこで時刻T、に
Soがロウレベルからハイレベル、S6がハイレベルか
らロウレベルになるとトランジスタQS、Q4がオンし
てノードN、はOv、ノードNtはVCCになる。それ
でフリップフロップ2および3が活性化され、ピッ)!
IMB L及びBL間に生じた前述のわずかな電位差を
増幅して、BLをVCeレベルに、W工をOvに変化さ
せる。時刻T4にコラムデコーダ信号Yがロウレベルか
らハイレベルになりビット線に生じた電位差がI10線
(これはあらかじめ例えば中間電位にプリチャージして
おく)に伝達され、その後増幅されて外部出力端子(図
示せず)にハイレベル出力があられれる。メモリセルに
ロウレベルが記憶されている場合は、点線のように凡の
レベルがV((となりBLのレベルが0■となる。時刻
T、にワード線がハイレベルからロウレベルに下がり、
時刻T、に信号EQが再びハイレベルになるとイコライ
ズトランジスタQ、及びプリチャージトランジスタQ、
、Q、がオンしてビット%iBLと■工を等しくVcc
/2レベルの内部電源■1に接続させる。
ると、イコライズトランジスタQ7.プリチャージトラ
ンジスタQ1.l、 C;Lqがオフするのでビット線
BLおよびT1はフローティング状態となる。時刻T2
にワードラインWLがロウレベルからハイレベルになる
と、トランジスタQ0がオンする。例えばメモリセルに
ハイレベルが記憶されている場合、実線のようにビット
線BLのレベルがわずかに上昇する。そこで時刻T、に
Soがロウレベルからハイレベル、S6がハイレベルか
らロウレベルになるとトランジスタQS、Q4がオンし
てノードN、はOv、ノードNtはVCCになる。それ
でフリップフロップ2および3が活性化され、ピッ)!
IMB L及びBL間に生じた前述のわずかな電位差を
増幅して、BLをVCeレベルに、W工をOvに変化さ
せる。時刻T4にコラムデコーダ信号Yがロウレベルか
らハイレベルになりビット線に生じた電位差がI10線
(これはあらかじめ例えば中間電位にプリチャージして
おく)に伝達され、その後増幅されて外部出力端子(図
示せず)にハイレベル出力があられれる。メモリセルに
ロウレベルが記憶されている場合は、点線のように凡の
レベルがV((となりBLのレベルが0■となる。時刻
T、にワード線がハイレベルからロウレベルに下がり、
時刻T、に信号EQが再びハイレベルになるとイコライ
ズトランジスタQ、及びプリチャージトランジスタQ、
、Q、がオンしてビット%iBLと■工を等しくVcc
/2レベルの内部電源■1に接続させる。
以上が読出し動作の概略であるが、書込み動作について
は、書込みバッファ(図示せず)により外部書込みデー
タを相補の形(例えばD+、、、D+−)でI10線に
印加する。すると時刻T4にコラムデコーダ信号Yがロ
ウレベルからハイレベルになると読出し時とは逆にI1
0線及びI10線のレベルがビット線BI、及び直に伝
達されることになる。この時ワード線WLはハイレベル
なのでビット線のレベルがメモリセルに伝えられ、書込
みが行なわれる。
は、書込みバッファ(図示せず)により外部書込みデー
タを相補の形(例えばD+、、、D+−)でI10線に
印加する。すると時刻T4にコラムデコーダ信号Yがロ
ウレベルからハイレベルになると読出し時とは逆にI1
0線及びI10線のレベルがビット線BI、及び直に伝
達されることになる。この時ワード線WLはハイレベル
なのでビット線のレベルがメモリセルに伝えられ、書込
みが行なわれる。
従来の半導体記憶装置は以上のように読出しと書込みを
同一のI10バス対を用いて行なうように構成されてい
るので、読出しの際にもビット線対とI10線対がトラ
ンジスタQ、。、Ql、を介して接続される。高速化の
ためにはこのビット線対とI10線対の接続を時間的に
早くする必要がある。しかし、例えばワード線WLの立
ち上がり時間Ttからセンス開始時間T、の間にこのビ
ット線対の接続を行なった場合、I10線の負荷容量が
ビット線に加わるので読出しレベルが低下し、場合によ
っては誤動作となる恐れがある。即ち読出しと書込みを
同一のI10バス対を用いて行なう場合には高速化が困
難であるという問題点があった。
同一のI10バス対を用いて行なうように構成されてい
るので、読出しの際にもビット線対とI10線対がトラ
ンジスタQ、。、Ql、を介して接続される。高速化の
ためにはこのビット線対とI10線対の接続を時間的に
早くする必要がある。しかし、例えばワード線WLの立
ち上がり時間Ttからセンス開始時間T、の間にこのビ
ット線対の接続を行なった場合、I10線の負荷容量が
ビット線に加わるので読出しレベルが低下し、場合によ
っては誤動作となる恐れがある。即ち読出しと書込みを
同一のI10バス対を用いて行なう場合には高速化が困
難であるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、アクセス時間を大幅に高速化できる半導体記
憶装置を得ることを目的とする。
たもので、アクセス時間を大幅に高速化できる半導体記
憶装置を得ることを目的とする。
この発明に係る半導体記憶装置は、読出し専用のデータ
線対と書込み専用のデータ線対とを設け、該続出し専用
のデータ線対はコラムデコーダの出力により活性化され
るカレントミラー型の増幅器の一部である出力ノードを
構成し、該カレントミラー型の増幅器の入力ゲートにビ
ット線対を接続したものである。
線対と書込み専用のデータ線対とを設け、該続出し専用
のデータ線対はコラムデコーダの出力により活性化され
るカレントミラー型の増幅器の一部である出力ノードを
構成し、該カレントミラー型の増幅器の入力ゲートにビ
ット線対を接続したものである。
この発明においては、上記カレントミラー型の増幅器が
ビット線間に生じた微小な電位差を直ちに増幅して続出
しデータ線間の電位差を拡大する。
ビット線間に生じた微小な電位差を直ちに増幅して続出
しデータ線間の電位差を拡大する。
以下、この発明の一実施例を図について説明する。
第1図は本発明の一実施例による半導体記憶装置のメモ
リセル及びセンスアンプ回路の概念を簡単化して示した
図であり、図において、lはnチャネルM■Sトランジ
スタQ0及びコンデンサC0からなるメモリセル、2は
nチャネルMISトランジスタQI、Qzからなる第1
のフリップフロップ型センスアンプ、3はpチャネルM
ISトランジスタQ、、Q4からなる第2のフリップフ
ロップ型センスアンプ、4はnチャネルMIsトランジ
スタQ%からなる第1のフリップフロップ活性化手段、
5はpチャネルMISトランジスタQ6からなる第2の
フリップフロップ活性化手段である。またnチャネルM
ISトランジスタQ?はビット線BLとW工の電位をイ
コライズするためのトランジスタ、nチャネルMISト
ランジスタQ、・、Q9はそれぞれビット線BL、FT
、を所定の電位(例えばV cc/ 2 ; V cc
は電源電圧)にプリチャージするためのトランジスタ、
ロチャネルMXSトランジスタQ、。l Qllはそれ
ぞれビット線BL、BLをnチャネルMISトランジス
タq12. C1otを介してIL線、]線(書込み
専用データ線)に接続するためのトランジスタである。
リセル及びセンスアンプ回路の概念を簡単化して示した
図であり、図において、lはnチャネルM■Sトランジ
スタQ0及びコンデンサC0からなるメモリセル、2は
nチャネルMISトランジスタQI、Qzからなる第1
のフリップフロップ型センスアンプ、3はpチャネルM
ISトランジスタQ、、Q4からなる第2のフリップフ
ロップ型センスアンプ、4はnチャネルMIsトランジ
スタQ%からなる第1のフリップフロップ活性化手段、
5はpチャネルMISトランジスタQ6からなる第2の
フリップフロップ活性化手段である。またnチャネルM
ISトランジスタQ?はビット線BLとW工の電位をイ
コライズするためのトランジスタ、nチャネルMISト
ランジスタQ、・、Q9はそれぞれビット線BL、FT
、を所定の電位(例えばV cc/ 2 ; V cc
は電源電圧)にプリチャージするためのトランジスタ、
ロチャネルMXSトランジスタQ、。l Qllはそれ
ぞれビット線BL、BLをnチャネルMISトランジス
タq12. C1otを介してIL線、]線(書込み
専用データ線)に接続するためのトランジスタである。
nチャネルMISトランジスタQ、、、Q、3は書込み
時にオンする書込み制御用トランジスタである。
時にオンする書込み制御用トランジスタである。
pチャネルMISトランジスタQI41 q+s及びn
チャネルMISトランジスタQ161 Ql?I
Q+s+Q+9はカレントミラー型増幅器を構成するト
ランジスタであり、OL線、61線(読出し専用データ
線)は該カレントミラー型増幅器の内部ノード(出力ノ
ード)を構成している。nチャネルMISトランジスタ
Ql&、 Ql?のゲートにはビット線BL、BLが
接続されており、該カレントミラー型増幅器の入力とな
っている。nチャネルMISトランジスタQ、、、Q、
、のゲートにはコラムデコーダ出力信号Yが接続されて
おり、該カレントミラー型増幅器の活性化トランジスタ
である。
チャネルMISトランジスタQ161 Ql?I
Q+s+Q+9はカレントミラー型増幅器を構成するト
ランジスタであり、OL線、61線(読出し専用データ
線)は該カレントミラー型増幅器の内部ノード(出力ノ
ード)を構成している。nチャネルMISトランジスタ
Ql&、 Ql?のゲートにはビット線BL、BLが
接続されており、該カレントミラー型増幅器の入力とな
っている。nチャネルMISトランジスタQ、、、Q、
、のゲートにはコラムデコーダ出力信号Yが接続されて
おり、該カレントミラー型増幅器の活性化トランジスタ
である。
次に本実施例の動作を第4図のタイミングチャート図を
用いて説明する。
用いて説明する。
まず読出し動作について説明する。
時刻T1に信号EQがハイレベルからロウジベルに下が
ると、イコライズトランジスタQq、プリチャージトラ
ンジスタQs 、Qqがオフするのでビット線BL及び
百1はフローティング状態となる。時刻T2にワードラ
インWL、がロウレベルからハイレベルになると、トラ
ンジスタQ0がオンする。例えばメモリセルにハイレベ
ルが記憶されている場合、実線のようにビット線BLの
レベルがわずかに上昇する。一方、コラムデコーダ出力
Yを例えば時刻T+ にロウレベルからハイレベルにす
るとpチャネルM■SトランジスタQ、、。
ると、イコライズトランジスタQq、プリチャージトラ
ンジスタQs 、Qqがオフするのでビット線BL及び
百1はフローティング状態となる。時刻T2にワードラ
インWL、がロウレベルからハイレベルになると、トラ
ンジスタQ0がオンする。例えばメモリセルにハイレベ
ルが記憶されている場合、実線のようにビット線BLの
レベルがわずかに上昇する。一方、コラムデコーダ出力
Yを例えば時刻T+ にロウレベルからハイレベルにす
るとpチャネルM■SトランジスタQ、、。
C15及びnチャネルMISトランジスタQ+6.Q+
?+ Q+[l+ Q19及びOL線、■線からな
るカレントミラー型増幅器が活性化される。そこで時刻
T2にワードラインWLがロウレベルからハイレベルに
なりビット線BLのレベルがわずかに上昇し、ビット線
百τのレベルがわずかに下降すると該カレントミラー型
増幅器が直ちにその電位差増幅してその出力ノードを構
成する読出し専用データ線対間の電位差を拡大する。即
ちこの例ではC[線をロウレベルにする。その後側の増
幅器により読出し専用データ線対間の電位差がさらに増
幅されて外部出力端子(図示せず)にハイレベル出力が
あられれる。ここで、ピッ+−m対BL、B工と読出し
専用データ線対OL、OLは直接接続されてはいないの
で、続出し専用データ線対OL。
?+ Q+[l+ Q19及びOL線、■線からな
るカレントミラー型増幅器が活性化される。そこで時刻
T2にワードラインWLがロウレベルからハイレベルに
なりビット線BLのレベルがわずかに上昇し、ビット線
百τのレベルがわずかに下降すると該カレントミラー型
増幅器が直ちにその電位差増幅してその出力ノードを構
成する読出し専用データ線対間の電位差を拡大する。即
ちこの例ではC[線をロウレベルにする。その後側の増
幅器により読出し専用データ線対間の電位差がさらに増
幅されて外部出力端子(図示せず)にハイレベル出力が
あられれる。ここで、ピッ+−m対BL、B工と読出し
専用データ線対OL、OLは直接接続されてはいないの
で、続出し専用データ線対OL。
σ工の負荷容量やレベルはビット線対BL、B工のレベ
ルには何ら影響を与えない。また書込み専用データ線対
rL、r[l−も続出し時には書込み信号Wが口うレベ
ルなのでトランジスタQ、z、 Q、。
ルには何ら影響を与えない。また書込み専用データ線対
rL、r[l−も続出し時には書込み信号Wが口うレベ
ルなのでトランジスタQ、z、 Q、。
はオフしており、ビ・ノド線対BL、丁τのレベルには
何ら影響を与えない。即ちワード線の立ち上がり直後に
おいても読出し動作を行なうことができ、アクセス時間
を大幅に高速化することができる。
何ら影響を与えない。即ちワード線の立ち上がり直後に
おいても読出し動作を行なうことができ、アクセス時間
を大幅に高速化することができる。
q刻Tsに80がロウレベルからハイレベル、SOがハ
イレベルからロウレベルになるとトランジスタQs 、
Q&がオンしてノードN、はOv。
イレベルからロウレベルになるとトランジスタQs 、
Q&がオンしてノードN、はOv。
ノードN2はVCCになる。それでフリップフロップ2
および3が活性化され、ビット線BL及び百り間に生じ
た前述のわずかな電位差を増幅して、BLをVCCレベ
ルに、1工をOVに変化させる。
および3が活性化され、ビット線BL及び百り間に生じ
た前述のわずかな電位差を増幅して、BLをVCCレベ
ルに、1工をOVに変化させる。
メモリセルにロウレベルが記憶されている場合は、点線
のように肛のレベルが■。、となりBLのレベルがOv
となる。時刻T、にワード線がハイレベルからロウレベ
ルに下がり、時刻T6に信号EQが再びハイレベルにな
るとイコライズトランジスタQ7及びプリチャージトラ
ンジスタQs、Q、がオンしてビット線BLとBLを等
しくVcc/2レベルの内部電源v1に接続させる。
のように肛のレベルが■。、となりBLのレベルがOv
となる。時刻T、にワード線がハイレベルからロウレベ
ルに下がり、時刻T6に信号EQが再びハイレベルにな
るとイコライズトランジスタQ7及びプリチャージトラ
ンジスタQs、Q、がオンしてビット線BLとBLを等
しくVcc/2レベルの内部電源v1に接続させる。
以上が読出し動作の概略であるが、書込み動作について
は、書込みバッファ(図示せず)により外部書込みデー
タを相補の形(例えばD、。、D、、)でIIJJI対
に印加する。書込み信号Wがハイレベルなのでトランジ
スタQ、!、Q、3はオンしており、時刻T4にコラム
デコーダ信号YがロウレベルからハイレベルになるとI
LwA及び丁T線のレベルがビット線BL及び■工に伝
達されることになる。
は、書込みバッファ(図示せず)により外部書込みデー
タを相補の形(例えばD、。、D、、)でIIJJI対
に印加する。書込み信号Wがハイレベルなのでトランジ
スタQ、!、Q、3はオンしており、時刻T4にコラム
デコーダ信号YがロウレベルからハイレベルになるとI
LwA及び丁T線のレベルがビット線BL及び■工に伝
達されることになる。
この時ワード線WLはハイレベルなのでビット線のレベ
ルがメモリセルに伝えられ、書込みが行なわれる。
ルがメモリセルに伝えられ、書込みが行なわれる。
以上のように、この発明によれば、続出し専用データ線
対と書込み専用データ線対を設け、該続出し専用データ
線対はコラムデコーダの出力によす活性化されるカレン
トミラー型の増幅器の一部である出力ノードを樽成し、
該カレントミラー型増幅器の入力ゲートにビット線対を
接続する構成としたから、ワード線の立ち上がり直後に
おいても読出し動作を行なうことができ、アクセス時間
を大幅に高速化することができるという効果がある。
対と書込み専用データ線対を設け、該続出し専用データ
線対はコラムデコーダの出力によす活性化されるカレン
トミラー型の増幅器の一部である出力ノードを樽成し、
該カレントミラー型増幅器の入力ゲートにビット線対を
接続する構成としたから、ワード線の立ち上がり直後に
おいても読出し動作を行なうことができ、アクセス時間
を大幅に高速化することができるという効果がある。
第1図はこの発明の一実施例による半導体記憶装置の接
続を示す回路図、第2図は従来の半導体記憶装置の接続
を示す回路図、第3図は従来の半導体記憶装置の動作を
説明するためのタイミングチャート図、第4図は本発明
の半導体記憶装置の動作を説明するためのタイミングチ
ャート図である。 1はメモリセル、2,3はセンスアンプ、4゜5はフリ
ップフロップ活性化手段。 なお図中同一符号は同−又は相当部分を示す。
続を示す回路図、第2図は従来の半導体記憶装置の接続
を示す回路図、第3図は従来の半導体記憶装置の動作を
説明するためのタイミングチャート図、第4図は本発明
の半導体記憶装置の動作を説明するためのタイミングチ
ャート図である。 1はメモリセル、2,3はセンスアンプ、4゜5はフリ
ップフロップ活性化手段。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- (1)複数のワード線及び複数のビット線対と、これら
ワード線とビット線の交点に配置された複数のメモリセ
ルと、コラムデコーダと、読出し専用のデータ線対及び
書込み専用のデータ線対とを有し、 上記読出し専用のデータ線対は上記コラムデコーダの出
力によって活性化されるカレントミラー型の増幅器の一
部である出力ノードを構成し、該カレントミラー型の増
幅器の入力ゲートにはビット線対が接続されていること
を特徴とする半導体記憶装置。 - (2)上記カレントミラー型増幅器は、少なくとも第1
の導電型の第1、第2、第3、第4のMISトランジス
タおよび第2の導電型の第1、第2のMISトランジス
タを含み、 上記第2の導電型の第1のMISトランジスタのドレイ
ンは第1の電源に、ゲート及びソースは第1の出力ノー
ドに接続され、 上記第2の導電型の第2のMISトランジスタのドレイ
ンは上記第1の電源に、ゲートは上記第1の出力ノード
に、ソースは第2の出力ノードに接続され、 上記第1の導電型の第1のMISトランジスタのドレイ
ンは上記第1の出力ノードに、ゲートは上記ビット線対
の一方に、ソースは第1の内部ノードに接続され、 上記第1の導電型の第2のMISトランジスタのドレイ
ンは上記第2の出力ノードに、ゲートは上記ビット線対
の他方に、ソースは第2の内部ノードに接続され、 上記第1の導電型の第3のMISトランジスタのドレイ
ンは上記第1の内部ノードに、ゲートは上記コラムデコ
ーダの出力信号に、ソースは第2の電源に接続され、 上記第1の導電型の第4のMISトランジスタのドレイ
ンは上記第2の内部ノードに、ゲートは上記コラムデコ
ーダの出力信号に、ソースは上記第2の電源に接続され
ていることを特徴とする特許請求の範囲第1項記載の半
導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62327940A JP2523736B2 (ja) | 1987-12-24 | 1987-12-24 | 半導体記憶装置 |
US07/269,757 US4954992A (en) | 1987-12-24 | 1988-11-08 | Random access memory having separate read out and write in bus lines for reduced access time and operating method therefor |
DE3841944A DE3841944A1 (de) | 1987-12-24 | 1988-12-13 | Speicher mit wahlfreiem zugriff (ram) mit reduzierter zugriffszeit beim lesebetrieb und betriebsverfahren |
KR1019880017403A KR920007440B1 (ko) | 1987-12-24 | 1988-12-24 | 반도체 기억장치 및 액세스방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62327940A JP2523736B2 (ja) | 1987-12-24 | 1987-12-24 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01169798A true JPH01169798A (ja) | 1989-07-05 |
JP2523736B2 JP2523736B2 (ja) | 1996-08-14 |
Family
ID=18204711
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62327940A Expired - Fee Related JP2523736B2 (ja) | 1987-12-24 | 1987-12-24 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2523736B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0581860A (ja) * | 1991-09-19 | 1993-04-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5233558A (en) * | 1990-12-14 | 1993-08-03 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of directly reading the potential of bit lines |
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1987
- 1987-12-24 JP JP62327940A patent/JP2523736B2/ja not_active Expired - Fee Related
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JP2523736B2 (ja) | 1996-08-14 |
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