JPH01199393A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01199393A JPH01199393A JP63024284A JP2428488A JPH01199393A JP H01199393 A JPH01199393 A JP H01199393A JP 63024284 A JP63024284 A JP 63024284A JP 2428488 A JP2428488 A JP 2428488A JP H01199393 A JPH01199393 A JP H01199393A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明はダイナミック型半導体記憶装置に関し、特に
データ読出時におけるアクセス時間を大幅に短縮するこ
とができるダイナミック型半導体記憶装置の構成に関す
る。
データ読出時におけるアクセス時間を大幅に短縮するこ
とができるダイナミック型半導体記憶装置の構成に関す
る。
[従来の技術]
近年、たとえばダイナミック型MOSRAM(MOS)
ランジスタを用いたランダム書アクセス・メモリ)等の
高集積メモリ装置に対しては、その記憶容量を増大させ
るための高集積化とともに、アクセス時間(データ読出
しに要する時間)を大幅に短縮することによる読出動作
の高速化が望まれている。
ランジスタを用いたランダム書アクセス・メモリ)等の
高集積メモリ装置に対しては、その記憶容量を増大させ
るための高集積化とともに、アクセス時間(データ読出
しに要する時間)を大幅に短縮することによる読出動作
の高速化が望まれている。
第5図は従来から用いられている半導体記憶装置の全体
の構成を概略的に示す図である。まず第5図を参照して
従来の半導体記憶装置の構成について説明する。
の構成を概略的に示す図である。まず第5図を参照して
従来の半導体記憶装置の構成について説明する。
第5図を参照して、従来の半導体記憶装置は、折返しビ
ット線構成を有するように行および列状に配列される複
数個のメモリセルを有するメモリセルアレイ101と、
外部から与えられるアドレス信号ADDを受けて内部行
アドレスおよび内部列アドレスを発生するアドレスバッ
ファ102と、アドレスバッファ102からの内部行ア
ドレスを受けてメモリセルアレイ101から1行のメモ
リセルを選択するローデコーダ103と、アドレスバッ
ファ102からの内部列アドレス信号に応答してメモリ
セルアレイ101から1列(1組のビット線対)を選択
するコラムデコーダ104と、ビット線対上の信号電位
差を増幅するとともに、コラムデコーダ104からのコ
ラムデコード信号に応答して、選択されたビット線対を
データ入出力へ接続するための(センスアンプ+!10
)ブロック105と、外部から与えられる書込データD
INを受けてたとえば互いに相補なデータの組(D+
N I D+ N )に変換してブロック105のI1
0部へ伝達する書込バッファ106と、ブロック105
の110部分からのデータを受けて出力信号Do LI
Tとして外部へ出力するための読出バッファ107と
、メモリサイクルの開始、アドレス信号の取込みタイミ
ングなどを与えるための信号RAS (ローアドレスス
トローブ信号)およびCAS (コラムアドレスストロ
ーブ信号)を発生するクロック発生器108とから構成
される。
ット線構成を有するように行および列状に配列される複
数個のメモリセルを有するメモリセルアレイ101と、
外部から与えられるアドレス信号ADDを受けて内部行
アドレスおよび内部列アドレスを発生するアドレスバッ
ファ102と、アドレスバッファ102からの内部行ア
ドレスを受けてメモリセルアレイ101から1行のメモ
リセルを選択するローデコーダ103と、アドレスバッ
ファ102からの内部列アドレス信号に応答してメモリ
セルアレイ101から1列(1組のビット線対)を選択
するコラムデコーダ104と、ビット線対上の信号電位
差を増幅するとともに、コラムデコーダ104からのコ
ラムデコード信号に応答して、選択されたビット線対を
データ入出力へ接続するための(センスアンプ+!10
)ブロック105と、外部から与えられる書込データD
INを受けてたとえば互いに相補なデータの組(D+
N I D+ N )に変換してブロック105のI1
0部へ伝達する書込バッファ106と、ブロック105
の110部分からのデータを受けて出力信号Do LI
Tとして外部へ出力するための読出バッファ107と
、メモリサイクルの開始、アドレス信号の取込みタイミ
ングなどを与えるための信号RAS (ローアドレスス
トローブ信号)およびCAS (コラムアドレスストロ
ーブ信号)を発生するクロック発生器108とから構成
される。
クロック発生器108からのローアドレスストローブ信
号RASはアドレスバッファ1o2、ローデコーダ10
3などへ与えられ、コラムアドレスストローブ信号CA
Sはアドレスバッファ102、コラムデコーダ104な
どへ与えられる。
号RASはアドレスバッファ1o2、ローデコーダ10
3などへ与えられ、コラムアドレスストローブ信号CA
Sはアドレスバッファ102、コラムデコーダ104な
どへ与えられる。
第6図に示すように、ローアドレスストローブ信号RA
Sは、アドレスバッファ102における行アドレスを取
込むためのタイミングを与え、コラムアドレスストロー
ブ信号CASはアドレスバッファ102における列アド
レスを取込むタイミングを与える。この構成においては
、アドレスバッファ102へは行アドレスと列アドレス
とが時系列的に与えられる構成となっている。また、ロ
ーデコーダ103およびコラムデコーダ104における
アドレス信号のデコードのタイミングはそれぞれ信号R
AS、CASにより与えられる。
Sは、アドレスバッファ102における行アドレスを取
込むためのタイミングを与え、コラムアドレスストロー
ブ信号CASはアドレスバッファ102における列アド
レスを取込むタイミングを与える。この構成においては
、アドレスバッファ102へは行アドレスと列アドレス
とが時系列的に与えられる構成となっている。また、ロ
ーデコーダ103およびコラムデコーダ104における
アドレス信号のデコードのタイミングはそれぞれ信号R
AS、CASにより与えられる。
第7図は第5図に示されるメモリセルアレイ部の要部の
構成を示す図であり、点線で示されるブロック150の
構成の一例を具体的に示す図である。
構成を示す図であり、点線で示されるブロック150の
構成の一例を具体的に示す図である。
第7図を参照して、折返しビット線を構成する1組のビ
ット線対BL、BLが代表的に示され、またメモリセル
の1行を選択するためのワード線も1本のワード線WL
が代表的に示される。さらに、行および列状に配列され
る複数個のメモリセルのうちビット線BLとワード線W
Lとの交点に配設されるメモリセル1が代表的に示され
る。
ット線対BL、BLが代表的に示され、またメモリセル
の1行を選択するためのワード線も1本のワード線WL
が代表的に示される。さらに、行および列状に配列され
る複数個のメモリセルのうちビット線BLとワード線W
Lとの交点に配設されるメモリセル1が代表的に示され
る。
メモリセル1は、情報を電荷の形態で記憶するメモリキ
ャパシタCOと、ワード線WLが選択されたときにオン
状態となってメモリキャパシタCOをビット線BLに接
続するためのnチャネルMIs(金属−絶縁膜一半導体
構造)トランジスタQOとから構成される。メモリキャ
パシタのセルプレート(キャパシタの一方電極)は所定
の電位VsGに接続される。
ャパシタCOと、ワード線WLが選択されたときにオン
状態となってメモリキャパシタCOをビット線BLに接
続するためのnチャネルMIs(金属−絶縁膜一半導体
構造)トランジスタQOとから構成される。メモリキャ
パシタのセルプレート(キャパシタの一方電極)は所定
の電位VsGに接続される。
ビット線対BL、BL上に現われる信号電位差を差動的
に増幅するために、センスアンプ活性化回路部分4.5
によりそれぞれ活性化されるフリップフロップ型のセン
スアンプ2.3が設けられる。センスアンプ2は、その
ゲートがビット線BLに接続され、その一方導通端子が
ビット線BLに接続され、その他方導通端子がノードN
1に接続されるnチャネルMISトランジスタQ1と、
そのゲートがビット線BLに接続され、その一方導通端
子がビット線BLに接続され、その他方導通端子がノー
ドN1に接続されるnチャネルMISトランジスタQ2
とから構成される。センスアンプ2を活性化するための
センスアンプ活性化回路部分4は、センスアンプ活性化
信号SOに応答してオン状態となり、ノードN1を接地
電位に接続するnチャネルMISトランジスタQ5から
構成される。
に増幅するために、センスアンプ活性化回路部分4.5
によりそれぞれ活性化されるフリップフロップ型のセン
スアンプ2.3が設けられる。センスアンプ2は、その
ゲートがビット線BLに接続され、その一方導通端子が
ビット線BLに接続され、その他方導通端子がノードN
1に接続されるnチャネルMISトランジスタQ1と、
そのゲートがビット線BLに接続され、その一方導通端
子がビット線BLに接続され、その他方導通端子がノー
ドN1に接続されるnチャネルMISトランジスタQ2
とから構成される。センスアンプ2を活性化するための
センスアンプ活性化回路部分4は、センスアンプ活性化
信号SOに応答してオン状態となり、ノードN1を接地
電位に接続するnチャネルMISトランジスタQ5から
構成される。
センスアンプ3は、そのゲートがビット線BLに接続さ
れ、その一方導通端子がビット線BLに接続され、その
他方導通端子がノードN2に接続されるpチャネルMI
S)ランジスタQ3と、そのゲートがビット線BLに接
続され、その一方導通端子がビット線BLに接続され、
かつその他方導通端子がノードN2に接続されるPチャ
ネルMIS)ランジスタQ4とから構成される。センス
アンプ3を活性化するための回路部分5は、センスアン
プ活性化信号SOに応答してオン状態となリノードN2
を電源電位Vccに接続するpチャネルMIS)ランジ
スタQ6から構成される。上述の構成において、センス
アンプ2は、ノードN1が接地電位にされると活性化さ
れ、ビット線対BL、BLのうち電位の低い方のビット
線電位を接地電位に放電する。センスアンプ3はノード
N2が電源電位Vccになったときに活性化され、ビッ
ト線対BL、BLのうち高電位のビット線電位を電源電
位Vccに充電する。
れ、その一方導通端子がビット線BLに接続され、その
他方導通端子がノードN2に接続されるpチャネルMI
S)ランジスタQ3と、そのゲートがビット線BLに接
続され、その一方導通端子がビット線BLに接続され、
かつその他方導通端子がノードN2に接続されるPチャ
ネルMIS)ランジスタQ4とから構成される。センス
アンプ3を活性化するための回路部分5は、センスアン
プ活性化信号SOに応答してオン状態となリノードN2
を電源電位Vccに接続するpチャネルMIS)ランジ
スタQ6から構成される。上述の構成において、センス
アンプ2は、ノードN1が接地電位にされると活性化さ
れ、ビット線対BL、BLのうち電位の低い方のビット
線電位を接地電位に放電する。センスアンプ3はノード
N2が電源電位Vccになったときに活性化され、ビッ
ト線対BL、BLのうち高電位のビット線電位を電源電
位Vccに充電する。
メモリサイクルの開始前および終了後(すなわちスタン
バイ時)においてビット線BL、BLの電位をイコライ
ズしかつ所定電位VBLにプリチャージするために、イ
コライズ信号EQに応答してオン状態となりビット線B
L、BLを電気的に短絡するnチャネルMIS)ランジ
スタQ7と、イコライズ信号EQに応答してオン状態と
なり、所定電位VaLをビット線BLへ伝達するnチャ
ネルMIS)ランジスタQ8と、イコライズ信号EQに
応答してオン状態となり所定電圧vaLをビット線BL
へ伝達するnチャルMISトランジスタQ9が設けられ
る。所定のプリチャージ/イコライズ電位V8Lは、電
源電位Vccの2分の1すなわち、Vcc/2のレベル
に通常設定される。
バイ時)においてビット線BL、BLの電位をイコライ
ズしかつ所定電位VBLにプリチャージするために、イ
コライズ信号EQに応答してオン状態となりビット線B
L、BLを電気的に短絡するnチャネルMIS)ランジ
スタQ7と、イコライズ信号EQに応答してオン状態と
なり、所定電位VaLをビット線BLへ伝達するnチャ
ネルMIS)ランジスタQ8と、イコライズ信号EQに
応答してオン状態となり所定電圧vaLをビット線BL
へ伝達するnチャルMISトランジスタQ9が設けられ
る。所定のプリチャージ/イコライズ電位V8Lは、電
源電位Vccの2分の1すなわち、Vcc/2のレベル
に通常設定される。
さらに、選択されたビット線対をデータ入出力バス対I
10.I10に接続するために、コラムデコーダからの
ビット線対選択信号(コラムデコード信号)Yに応答し
てオン状態となり、ビット線BL、BLをそれぞれデー
タバスI10.I10へ接続するnチャネルMISトラ
ンジスタQ10、Qllが設けられる。
10.I10に接続するために、コラムデコーダからの
ビット線対選択信号(コラムデコード信号)Yに応答し
てオン状態となり、ビット線BL、BLをそれぞれデー
タバスI10.I10へ接続するnチャネルMISトラ
ンジスタQ10、Qllが設けられる。
通常、データバスI10.I10はクロック信号CLK
に応答してオン状態となるnチャネルMISトランジス
タQ22.Q23によりそれぞれ所定の電位VBLにプ
リチャージされる。
に応答してオン状態となるnチャネルMISトランジス
タQ22.Q23によりそれぞれ所定の電位VBLにプ
リチャージされる。
第8図は従来の半導体記憶装置の読出し動作を示す信号
波形図であり、第7図に示される符号と同一の符号は対
応部の電位変化を示している。以下、第7図および第8
図を参照して従来の半導体記憶装置の動作について説明
する。
波形図であり、第7図に示される符号と同一の符号は対
応部の電位変化を示している。以下、第7図および第8
図を参照して従来の半導体記憶装置の動作について説明
する。
時刻T1以前においてはイコライズ信号EQがハイレベ
ルにあり、イコライズ用トランジスタQ7、プリチャー
ジ用トランジスタQ8.Q9はすべてオン状態あり、ビ
ット線BL、BLは所定の電位VaLにプリチャージさ
れている。
ルにあり、イコライズ用トランジスタQ7、プリチャー
ジ用トランジスタQ8.Q9はすべてオン状態あり、ビ
ット線BL、BLは所定の電位VaLにプリチャージさ
れている。
時刻T1においてイコライズ信号EQがハイレベルから
ローレベルに低下すると、トランジスタQ7.Q8.Q
9がすべてオフ状態となりビット線BL、BLは電気的
にフローティング状態となり、次のメモリサイクルの開
始に備える。
ローレベルに低下すると、トランジスタQ7.Q8.Q
9がすべてオフ状態となりビット線BL、BLは電気的
にフローティング状態となり、次のメモリサイクルの開
始に備える。
時刻T2において、ローデコーダからの行デコード信号
に応答して1本のワード線WLが選択されると、ワード
線WLの電位がローレベルからハイレベルへ移行する。
に応答して1本のワード線WLが選択されると、ワード
線WLの電位がローレベルからハイレベルへ移行する。
これにより、メモリセル1のトランジスタQOがオン状
態となり、メモリキャパシタCOがビット線BLに接続
される。今メモリセルが情報“1”を記憶している場合
には、第8図において実線で示すように、ビット線BL
電位がプリチャージ電位よりわずかに上昇し、ビット線
BL電位はプリチャージ電位を保持する。
態となり、メモリキャパシタCOがビット線BLに接続
される。今メモリセルが情報“1”を記憶している場合
には、第8図において実線で示すように、ビット線BL
電位がプリチャージ電位よりわずかに上昇し、ビット線
BL電位はプリチャージ電位を保持する。
時刻T3において、センスアンプ活性化信号SOがロー
レベルからハイレベル、センスアンプ活性化信号SOが
ハイレベルからローレベルへ移行すると、センスアンプ
活性化トランジスタQ5゜Q6がともにオン状態となる
。これにより、ノードN1が接地電位、ノードN2電位
が電源電位VCCとなる。これによりセンスアンプ2.
3が活性化されてビット線対BL、BL上の信号電位差
を差動的に増幅する。すなわち、ビット線BL上の信号
電位がトランジスタQ4を介して電源電位Vccレベル
にまで充電され、ビット線BLの電位がトランジスタQ
1を介して接地電位にまで放電される。
レベルからハイレベル、センスアンプ活性化信号SOが
ハイレベルからローレベルへ移行すると、センスアンプ
活性化トランジスタQ5゜Q6がともにオン状態となる
。これにより、ノードN1が接地電位、ノードN2電位
が電源電位VCCとなる。これによりセンスアンプ2.
3が活性化されてビット線対BL、BL上の信号電位差
を差動的に増幅する。すなわち、ビット線BL上の信号
電位がトランジスタQ4を介して電源電位Vccレベル
にまで充電され、ビット線BLの電位がトランジスタQ
1を介して接地電位にまで放電される。
時刻T4において、ビット線BL、BL上の電位が確定
すると、コラムデコーダからのコラムデコード信号Yが
ローレベルからハイレベルへと移行し、ビット線BL、
BLはデータバスI10゜Iloに接続される。この結
果、データバスI10上の電位はハイレベルに、データ
バスI10電位はローレベルに低下し、読出回路を通じ
て選択されたメモリセル1の有する情報“1”が出力情
報として外部へ伝達される(データ伝達時、データバス
対I10.I10はフローティング状態)。
すると、コラムデコーダからのコラムデコード信号Yが
ローレベルからハイレベルへと移行し、ビット線BL、
BLはデータバスI10゜Iloに接続される。この結
果、データバスI10上の電位はハイレベルに、データ
バスI10電位はローレベルに低下し、読出回路を通じ
て選択されたメモリセル1の有する情報“1”が出力情
報として外部へ伝達される(データ伝達時、データバス
対I10.I10はフローティング状態)。
選択されたメモリセル1が“0”の情報を記憶している
場合には、第8図に点線で示す信号変化が現われる。
場合には、第8図に点線で示す信号変化が現われる。
時刻T5においてワード線WL電位がノ1イレベルから
ローレベルへ低下し、かつコラムデコード信号Yがロー
レベルへ移行すると、データバスI10、I10上の信
号電位は再び所定のプリチャージ電位Vat、へ復帰す
る。
ローレベルへ低下し、かつコラムデコード信号Yがロー
レベルへ移行すると、データバスI10、I10上の信
号電位は再び所定のプリチャージ電位Vat、へ復帰す
る。
時刻T6においてセンスアンプ活性化信号5O5SOが
それぞれ不活性状態へ移行すると、センスアンプ2.3
もともに不活性状態へと移行しビット線BL、BL電位
はトランジスタQ7.Q8およびQ9を介して所定のプ
リチャージ電位VBLへイコライズされ、かつプリチャ
ージされる(データバス対I10.I10も同様)。
それぞれ不活性状態へ移行すると、センスアンプ2.3
もともに不活性状態へと移行しビット線BL、BL電位
はトランジスタQ7.Q8およびQ9を介して所定のプ
リチャージ電位VBLへイコライズされ、かつプリチャ
ージされる(データバス対I10.I10も同様)。
以上の動作がデータ読出時における動作の概略であるが
データ書込時においては、同じ動作シーケンスで書込バ
ッファから書込データDINがデー9バス110.Il
oへ書込データに対応する相補の形(たとえばDINI
DIN)で伝達される。 各信号の電位変化は第8図に
示すものと同様であるが、時刻T4においてコラムデコ
ード信号Yがローレベルからハレイベルに移行すると読
出時と逆にデータバスI10およびI10上の電位がビ
ット線BL、BL上へ伝達され、これにより選択された
メモリセル1内へオン状態のトランジスタQOを介して
書込データD、Nが書込まれる。
データ書込時においては、同じ動作シーケンスで書込バ
ッファから書込データDINがデー9バス110.Il
oへ書込データに対応する相補の形(たとえばDINI
DIN)で伝達される。 各信号の電位変化は第8図に
示すものと同様であるが、時刻T4においてコラムデコ
ード信号Yがローレベルからハレイベルに移行すると読
出時と逆にデータバスI10およびI10上の電位がビ
ット線BL、BL上へ伝達され、これにより選択された
メモリセル1内へオン状態のトランジスタQOを介して
書込データD、Nが書込まれる。
[発明が解決しようとする課題]
上述のように、従来のダイナミック型半導体記憶装置に
おいては、データの読出しおよび書込みは同一のデータ
バスI10.I10を用いて行なわれている。すなわち
、データ続出時においても、選択されたビット線対とデ
ータ入出力バス対110、Iloがデータ書込時と同様
にトランジスタQIO,Qllを介して接続される。デ
ータ読出しの高速化のためにはこの選択されたビット線
対とデータバス対I10.I10の接続をできるだけ早
いタイミングで行なう必要がある。しかしながら、たと
えば第8図を参照して、ワード線WLの電位の立上がり
時間T2からビット線BL、BL電位のセンス開始時刻
T3の間に、選択されたビット線対とデータバス対との
接続を行なった場合、データ入出力バスI10.I10
は負荷容量を有しており、この負荷容量がビット線に付
は加わるためビット線上の信号読出電位が低下し、セン
ス動作を確実に行なうことができず、場合によっては誤
動作となるおそれが生じる。したがって、従来の半導体
記憶装置の構成においては、データ読出しと書込みを同
一のデータバス対を用いて行なう場合には、選択ビット
線対とデータバス対との接続をセンス動作が行なわれた
後にする必要があり、データの読出しを高速で行なうこ
とができないという問題があった。
おいては、データの読出しおよび書込みは同一のデータ
バスI10.I10を用いて行なわれている。すなわち
、データ続出時においても、選択されたビット線対とデ
ータ入出力バス対110、Iloがデータ書込時と同様
にトランジスタQIO,Qllを介して接続される。デ
ータ読出しの高速化のためにはこの選択されたビット線
対とデータバス対I10.I10の接続をできるだけ早
いタイミングで行なう必要がある。しかしながら、たと
えば第8図を参照して、ワード線WLの電位の立上がり
時間T2からビット線BL、BL電位のセンス開始時刻
T3の間に、選択されたビット線対とデータバス対との
接続を行なった場合、データ入出力バスI10.I10
は負荷容量を有しており、この負荷容量がビット線に付
は加わるためビット線上の信号読出電位が低下し、セン
ス動作を確実に行なうことができず、場合によっては誤
動作となるおそれが生じる。したがって、従来の半導体
記憶装置の構成においては、データ読出しと書込みを同
一のデータバス対を用いて行なう場合には、選択ビット
線対とデータバス対との接続をセンス動作が行なわれた
後にする必要があり、データの読出しを高速で行なうこ
とができないという問題があった。
それゆえ、この発明の目的は上述のような従来の半導体
記憶装置の有する問題を除去し、データ読出時における
アクセス時間を大幅に短縮することができ、それにより
データ読出しを高速で行なうことのできるダイナミック
型半導体記憶装置を提供することである。
記憶装置の有する問題を除去し、データ読出時における
アクセス時間を大幅に短縮することができ、それにより
データ読出しを高速で行なうことのできるダイナミック
型半導体記憶装置を提供することである。
[課題を解決するための手段]
この発明に係る半導体記憶装置は、外部からの行アドレ
スを受ける行アドレス入力部と、行アドレス入力部と別
に設けられかつ外部からの列アドレスを受ける列アドレ
ス入力部と、データ書込時に選択ビット線対と接続され
、選択メモリセルへ書込まれるべきデータを伝達する書
込データ伝達線対と、書込データ伝達線対と別に設けら
れ、選択メモリセからの読出情報を伝達する読出データ
伝達線対と、各ビット線対対応に設けられ、対応のビッ
ト線対がその入力に接続され、読出データ伝達線対が出
力ノードを構成し、ビット線対選択信号に応答して活性
化されるカレントミラー型増幅器とから構成される。
スを受ける行アドレス入力部と、行アドレス入力部と別
に設けられかつ外部からの列アドレスを受ける列アドレ
ス入力部と、データ書込時に選択ビット線対と接続され
、選択メモリセルへ書込まれるべきデータを伝達する書
込データ伝達線対と、書込データ伝達線対と別に設けら
れ、選択メモリセからの読出情報を伝達する読出データ
伝達線対と、各ビット線対対応に設けられ、対応のビッ
ト線対がその入力に接続され、読出データ伝達線対が出
力ノードを構成し、ビット線対選択信号に応答して活性
化されるカレントミラー型増幅器とから構成される。
[作用]
行アドレスと列アドレスとが別々の入力部に与えられる
ので、行アドレスと列アドレスの同時デコードが可能と
なり、選択ワード線電位の立上がり時にカレントミラー
型増幅器を活性状態とすることができ、これにより選択
ビット線対上の読出電位をビット線電位に悪影響を及ぼ
すことなく高速で増幅して読出データ伝達線対へ伝達す
ることができる。したがって、センス動作開始前にデー
タの読出しを行なうことができ、読出時の高速アクヤス
が実現される。
ので、行アドレスと列アドレスの同時デコードが可能と
なり、選択ワード線電位の立上がり時にカレントミラー
型増幅器を活性状態とすることができ、これにより選択
ビット線対上の読出電位をビット線電位に悪影響を及ぼ
すことなく高速で増幅して読出データ伝達線対へ伝達す
ることができる。したがって、センス動作開始前にデー
タの読出しを行なうことができ、読出時の高速アクヤス
が実現される。
[発明の実施例]
以下、この発明の一実施例を図面を参照して説明する。
第1図はこの発明の一実施例である半導体記憶装置の要
部の構成を示す図であり、1対のビット線に関連する部
分が代表的に示される。
部の構成を示す図であり、1対のビット線に関連する部
分が代表的に示される。
第1図を参照して、従来の半導体記憶装置と同様に、ビ
ット線BL、BLは折返しビット線を構成し、このビッ
ト線対BL、BLにはセンスアンプ活性化回路部分4.
5により活性化されるフリップフロップ型センスアンプ
2,3およびコラムデコーダ出力信号Yに応答して選択
ビット線対BL、BLをデータバス対に接続するための
トランジスタQIO,Qllと、ビット線対BL、BL
電位をイコライズしかつプリチャージするためのイコラ
イズ用Mis)ランジスタQ7.およびプリチャージ用
MISトランジスタQ8.Q9が設けられる。センスア
ンプ活性化回路部分4は、センスアンプ活性化信号SO
に応答してオン状態となり、ノードN1を接地電位に接
続するnチャネルMIS)ランジスタQ5から構成され
る。センスアンプ活性化回路部分5は、センスアンプ活
性化信号SOに応答してオン状態となり、ノードN2を
電i電位Vccに接続するpチャネルMISトランジス
タQ6から構成される。メモリセル1は、1トランジス
タ・1キヤパシタ型の構成を有し、情報を電荷の形態で
記憶するためのメモリキャパシタCOと、ワード線WL
上の電位に応答してメモリキャパシタCOをビット線B
Lに接続するためのMISトランジスタQOとから構成
される。
ット線BL、BLは折返しビット線を構成し、このビッ
ト線対BL、BLにはセンスアンプ活性化回路部分4.
5により活性化されるフリップフロップ型センスアンプ
2,3およびコラムデコーダ出力信号Yに応答して選択
ビット線対BL、BLをデータバス対に接続するための
トランジスタQIO,Qllと、ビット線対BL、BL
電位をイコライズしかつプリチャージするためのイコラ
イズ用Mis)ランジスタQ7.およびプリチャージ用
MISトランジスタQ8.Q9が設けられる。センスア
ンプ活性化回路部分4は、センスアンプ活性化信号SO
に応答してオン状態となり、ノードN1を接地電位に接
続するnチャネルMIS)ランジスタQ5から構成され
る。センスアンプ活性化回路部分5は、センスアンプ活
性化信号SOに応答してオン状態となり、ノードN2を
電i電位Vccに接続するpチャネルMISトランジス
タQ6から構成される。メモリセル1は、1トランジス
タ・1キヤパシタ型の構成を有し、情報を電荷の形態で
記憶するためのメモリキャパシタCOと、ワード線WL
上の電位に応答してメモリキャパシタCOをビット線B
Lに接続するためのMISトランジスタQOとから構成
される。
さらに、高速読出しを可能とするために、ビット線対に
対応してカレントミラー型増幅器30が設けられる。カ
レントミラー型増幅器30は、ビット線BL、BLをそ
の入力とし、データ読出線対OL、OLを出力ノードと
する構成を有している。より特定的に言えば、カレント
ミラー型増幅器30は、その一方導通端子が電源電位V
ccに接続され、その他方導通端子がデータ続出線OL
に接続されるpチャネルMIS)ランジスタQ14と、
その一方導通端子が電源電位Vccに接続され、その他
方導通端子がデータ続出線OLに接続されるとともにそ
のゲートおよびトランジスタQ14のゲートにも接続さ
れるpチャネルMISトランジスタQ15と、その一方
導通端子がデータ読出線OLに接続され、そのゲートが
ビット線BLに接続されるnチャネルMISトランジス
タQ16と、その一方導通端子がデータ読出線OLに接
続され、そのゲートがビット線BLに接続されるnチャ
ネルMIS)ランジスタQ17と、その一方導通端子が
トランジスタQ16の他方導通端子に接続され、その他
方導通端子がノードN3を介して接地電位に接続され、
そのゲートがコラムデコーダ出力信号Yを受けるnチャ
ネルMISトランジスタ018と、その一方導通端子が
トランジスタQ17の他方導通端子に接続され、その他
方導通端子がノードN3を介して接地電位に接続され、
そのゲートがコラムデコーダ出力信号Yに結合されるn
チャネルMIS)ランジスタQ19とから構成される。
対応してカレントミラー型増幅器30が設けられる。カ
レントミラー型増幅器30は、ビット線BL、BLをそ
の入力とし、データ読出線対OL、OLを出力ノードと
する構成を有している。より特定的に言えば、カレント
ミラー型増幅器30は、その一方導通端子が電源電位V
ccに接続され、その他方導通端子がデータ続出線OL
に接続されるpチャネルMIS)ランジスタQ14と、
その一方導通端子が電源電位Vccに接続され、その他
方導通端子がデータ続出線OLに接続されるとともにそ
のゲートおよびトランジスタQ14のゲートにも接続さ
れるpチャネルMISトランジスタQ15と、その一方
導通端子がデータ読出線OLに接続され、そのゲートが
ビット線BLに接続されるnチャネルMISトランジス
タQ16と、その一方導通端子がデータ読出線OLに接
続され、そのゲートがビット線BLに接続されるnチャ
ネルMIS)ランジスタQ17と、その一方導通端子が
トランジスタQ16の他方導通端子に接続され、その他
方導通端子がノードN3を介して接地電位に接続され、
そのゲートがコラムデコーダ出力信号Yを受けるnチャ
ネルMISトランジスタ018と、その一方導通端子が
トランジスタQ17の他方導通端子に接続され、その他
方導通端子がノードN3を介して接地電位に接続され、
そのゲートがコラムデコーダ出力信号Yに結合されるn
チャネルMIS)ランジスタQ19とから構成される。
この構成においては、ビット線BL、BLがカレントミ
ラー型増幅器30の入力ゲートを構成し、データ読出線
OL、OLがカレントミラー型増幅器30の出力ノード
を構成する。
ラー型増幅器30の入力ゲートを構成し、データ読出線
OL、OLがカレントミラー型増幅器30の出力ノード
を構成する。
一方、トランジスタQIO,Qllとデータ線IL、I
Lとの間には、書込指示信号Wに応答してオン状態とな
り、選択ビット線対をデータ線lL、ILへ接続するた
めのnチャネルMISトランジスタQ12.Q13が設
けられる。すなわち、データ線IL、ILはデータ書込
動作時において、選択されたメモリセルへの書込データ
を伝達するためにのみ用いられ、データ書込動作時にお
いてのみ選択ビット線対と接続される。
Lとの間には、書込指示信号Wに応答してオン状態とな
り、選択ビット線対をデータ線lL、ILへ接続するた
めのnチャネルMISトランジスタQ12.Q13が設
けられる。すなわち、データ線IL、ILはデータ書込
動作時において、選択されたメモリセルへの書込データ
を伝達するためにのみ用いられ、データ書込動作時にお
いてのみ選択ビット線対と接続される。
したがって、上述の構成においては書込データを伝達す
るためのデータ線IL、ILと読出データを伝達するた
めの読出データ伝達線OL、 OLが別々に設けられる
構成となっており、これにより読出動作の高速化が図ら
れている。
るためのデータ線IL、ILと読出データを伝達するた
めの読出データ伝達線OL、 OLが別々に設けられる
構成となっており、これにより読出動作の高速化が図ら
れている。
第2図は第1図に示される半導体記憶装置の動作を示す
図であり、第1図に示される符号と同一の符号は対応す
る部分の信号電位変化を示している。次に第1図および
第2図を参照してこの発明の一実施例である半導体記憶
装置の動作について説明する。
図であり、第1図に示される符号と同一の符号は対応す
る部分の信号電位変化を示している。次に第1図および
第2図を参照してこの発明の一実施例である半導体記憶
装置の動作について説明する。
まずデータ読出動作モードにおいては、書込指示信号W
はローレベルにあり、トランジスタQ12、Q13はと
もにオフ状態にある。これにより、ビット線BL、BL
は書込データ伝達線IL、ILと切り離されている。
はローレベルにあり、トランジスタQ12、Q13はと
もにオフ状態にある。これにより、ビット線BL、BL
は書込データ伝達線IL、ILと切り離されている。
時刻T1以前においては従来の半導体記憶装置と同様に
して、イコライズ信号EQがハイレベルにあり、ビット
線BL、BLはトランジスタQ7〜Q9を介して所定の
プリチャージ電位VaLにプリチャージされている。
して、イコライズ信号EQがハイレベルにあり、ビット
線BL、BLはトランジスタQ7〜Q9を介して所定の
プリチャージ電位VaLにプリチャージされている。
時刻T1においてイコライズ信号EQがハイレベルから
ローレベルへ移行すると、イコライズ用トランジスタQ
7.プリチャージ用トランジスタQ8.Q9はともにオ
フ状態となり、ビット線BL、BLは電気的にフローテ
ィング状態となる。
ローレベルへ移行すると、イコライズ用トランジスタQ
7.プリチャージ用トランジスタQ8.Q9はともにオ
フ状態となり、ビット線BL、BLは電気的にフローテ
ィング状態となる。
時刻T2においてアドレスデコーダ(第1図には示さず
)からの行アドレスに基づいてワード線WLが選択され
ぞ、選択ワード線WL電位がローレベルからハイレベル
へ立上がると、メモリセル1のトランジスタQOがオン
状態となり、メモリセル1の有する情報がビット線BL
上へ伝達される。今メモリセル1のメモリキャパシタC
Oが情報“1”を記憶している場合、第2図の信号波形
図において実線で示すように、ビット線BL電位がプリ
チャージ電位よりわずかに上昇し、ビット線BLの電位
はプリチャージ電位を保持する。今ここで、たとえば第
2図に示すように時刻T1においてコラムデコーダ(第
1図には図示せず)からのビット線対選択信号(コラム
デコード信号)Yがローレベルからハイレベルへ立上が
ると、トランジスタQ18.Q19がオン状態となり、
カレントミラー型増幅器30が活性化される。したがっ
て第2図に示すように、時刻T2においてカレントミラ
ー型増幅器30が活性状態にある場合、ワード線W電位
が立上がりビット線BL (BL)の電位がわずかに変
化すると、このビット線電位の変化はカレントミラー型
増幅器30で高速で増幅され、出力ノードOL、OLへ
伝達される。すなわち第2図に示すように、メモリセル
1が情報“1°を有している場合、トランジスタQ16
゜Q18を介して続出データ伝達線OLq位を接地電位
に放電する。一方、続出データ伝達線OL電位は電源電
位Vccのままである。したがって、読出データに応じ
た信号が読出データ伝達線OL。
)からの行アドレスに基づいてワード線WLが選択され
ぞ、選択ワード線WL電位がローレベルからハイレベル
へ立上がると、メモリセル1のトランジスタQOがオン
状態となり、メモリセル1の有する情報がビット線BL
上へ伝達される。今メモリセル1のメモリキャパシタC
Oが情報“1”を記憶している場合、第2図の信号波形
図において実線で示すように、ビット線BL電位がプリ
チャージ電位よりわずかに上昇し、ビット線BLの電位
はプリチャージ電位を保持する。今ここで、たとえば第
2図に示すように時刻T1においてコラムデコーダ(第
1図には図示せず)からのビット線対選択信号(コラム
デコード信号)Yがローレベルからハイレベルへ立上が
ると、トランジスタQ18.Q19がオン状態となり、
カレントミラー型増幅器30が活性化される。したがっ
て第2図に示すように、時刻T2においてカレントミラ
ー型増幅器30が活性状態にある場合、ワード線W電位
が立上がりビット線BL (BL)の電位がわずかに変
化すると、このビット線電位の変化はカレントミラー型
増幅器30で高速で増幅され、出力ノードOL、OLへ
伝達される。すなわち第2図に示すように、メモリセル
1が情報“1°を有している場合、トランジスタQ16
゜Q18を介して続出データ伝達線OLq位を接地電位
に放電する。一方、続出データ伝達線OL電位は電源電
位Vccのままである。したがって、読出データに応じ
た信号が読出データ伝達線OL。
OL上へ伝達されたことになり、このデータは明確に示
されない読出バッファなどからなる読出回路へ伝達され
、即座に外部のデータ出力端子へ伝送されることになる
。ここで、カレントミラー型増幅器30において、ビッ
ト線BL、BLはそれぞれトランジスタQ16.017
のゲートに接続され、出力ノードを構成する読出データ
伝達線O。
されない読出バッファなどからなる読出回路へ伝達され
、即座に外部のデータ出力端子へ伝送されることになる
。ここで、カレントミラー型増幅器30において、ビッ
ト線BL、BLはそれぞれトランジスタQ16.017
のゲートに接続され、出力ノードを構成する読出データ
伝達線O。
L、OLはトランジスタQ16.Q17の一方導通端子
に接続されているため、ビット線対BL。
に接続されているため、ビット線対BL。
BLと読出データ伝達線対OL、OLが直接接続される
構成とはなっていない。したがって、読出データ伝達線
対OL、OLが有する負荷容量やその電位レベルがビッ
ト線BL、BLの電位に何ら影響を及ぼすことがない。
構成とはなっていない。したがって、読出データ伝達線
対OL、OLが有する負荷容量やその電位レベルがビッ
ト線BL、BLの電位に何ら影響を及ぼすことがない。
また一方、書込データ伝送線IL、 夏りはトランジ
スタQ12.013によりビット線BL、BLと切り離
されているため、この書込データ伝達線対IL、ILが
有する負荷容量がビット線BL、BL上の信号電位に悪
影響を及ぼすこともない。したがってワード線WLの電
位の立上がり直後においてもビット線対BL、BL上の
微小な電位変化を検出して情報の読出しを正確に高速で
行なうことができ、続出時のアクセス時間を大幅に短縮
することができ、読出しの高速アクセスが可能となる。
スタQ12.013によりビット線BL、BLと切り離
されているため、この書込データ伝達線対IL、ILが
有する負荷容量がビット線BL、BL上の信号電位に悪
影響を及ぼすこともない。したがってワード線WLの電
位の立上がり直後においてもビット線対BL、BL上の
微小な電位変化を検出して情報の読出しを正確に高速で
行なうことができ、続出時のアクセス時間を大幅に短縮
することができ、読出しの高速アクセスが可能となる。
時刻T3において、センスアンプ2,3がセンスアンプ
活性化信号so、soに応答して活性化され、ビット線
対BL、BL上の微小な信号電位差がさらに拡大される
。このセンスアンプ2.3によるビット線電位の増幅動
作は、主として、読出情報を選択メモリセル1へ再書込
みするためのりストア動作のために行なわれる。
活性化信号so、soに応答して活性化され、ビット線
対BL、BL上の微小な信号電位差がさらに拡大される
。このセンスアンプ2.3によるビット線電位の増幅動
作は、主として、読出情報を選択メモリセル1へ再書込
みするためのりストア動作のために行なわれる。
時刻T5においてワード線WL電位およびコラムデコー
ド出力信号Yがハイレベルからローレベルへ移行すると
、カレントミラー型増幅器30も不活性状態へ移行し、
これにより読出データ伝達線OL、OL上の電位もトラ
ンジスタQ14.Q15を介して所定のプリチャージ電
位に充電される。
ド出力信号Yがハイレベルからローレベルへ移行すると
、カレントミラー型増幅器30も不活性状態へ移行し、
これにより読出データ伝達線OL、OL上の電位もトラ
ンジスタQ14.Q15を介して所定のプリチャージ電
位に充電される。
時刻T6においてセンスアンプ活性化信号5O1SOが
不活性状態へ移行すると、応じてフリップフロップ型セ
ンスアンプ2.3も不活性状態へ移行する。このとき同
時にイコライズ信号EQがローレベルからハイレベルへ
立上がるため、ビット線BL、BLは再びトランジスタ
Q7.Q9を介して所定のプリチャージ電位VaLにプ
リチャージされる。
不活性状態へ移行すると、応じてフリップフロップ型セ
ンスアンプ2.3も不活性状態へ移行する。このとき同
時にイコライズ信号EQがローレベルからハイレベルへ
立上がるため、ビット線BL、BLは再びトランジスタ
Q7.Q9を介して所定のプリチャージ電位VaLにプ
リチャージされる。
なお上述の説明においては選択メモリセル1が情報“1
”を有する場合について説明したが、選択メモリセル1
が情報“0”を有している場合には、第2図において点
線で示すような信号波形が得られる。
”を有する場合について説明したが、選択メモリセル1
が情報“0”を有している場合には、第2図において点
線で示すような信号波形が得られる。
データ書込時においては、書込指示信号Wがハイレベル
となりトランジスタQ12.Q13はともにオン状態と
なっている。このとき書込バッファなどからなる書込回
路から外部書込データが相補の形(たとえばDINID
IN)で書込データ伝達線IL、ILへ伝達される。
となりトランジスタQ12.Q13はともにオン状態と
なっている。このとき書込バッファなどからなる書込回
路から外部書込データが相補の形(たとえばDINID
IN)で書込データ伝達線IL、ILへ伝達される。
時刻T4までの動作シーケンスは従来のデータ書込時と
同様であり、時刻T4において、第2図において一点鎖
線で示すようにコラムデコード出力信号Yがローレベル
からハイレベルへと移行し、ビット線対BL、BLを選
択すると、トランジスタQIO,Qllがオン状態とな
りビット線対BL、BLが晋込データ伝達猟対IL、1
1.と接続される。これにより載置時と逆に書込データ
伝達線対IL、IL上の電位が選択メモリセル1に書込
まれることになる。
同様であり、時刻T4において、第2図において一点鎖
線で示すようにコラムデコード出力信号Yがローレベル
からハイレベルへと移行し、ビット線対BL、BLを選
択すると、トランジスタQIO,Qllがオン状態とな
りビット線対BL、BLが晋込データ伝達猟対IL、1
1.と接続される。これにより載置時と逆に書込データ
伝達線対IL、IL上の電位が選択メモリセル1に書込
まれることになる。
なお上述の説明においては書込時においてコラムデコー
ド出力信号Yは時刻T4においてローレベルからハイレ
ベルへと立上がるというように説明したが、このコラム
デコード出力信号Yのハイレベルへの移行はこのタイミ
ングに限定されずこれより早いタイミングで行なっても
よい。
ド出力信号Yは時刻T4においてローレベルからハイレ
ベルへと立上がるというように説明したが、このコラム
デコード出力信号Yのハイレベルへの移行はこのタイミ
ングに限定されずこれより早いタイミングで行なっても
よい。
また上記説明において、データ続出時においてコラムデ
コード出力信号Yがイコライズ信号EQのローレベルへ
の移行と同時にハイレベルへ移行するように説明してい
るが、このコラムデコード出力信号Yのハイレベルへの
移行のタイミングはこれより少し遅れてもよい。しかし
いずれにしてもコラムデコード出力信号Yが読出動作時
においてセンス動作開始前にハイレベルへ移行すること
が可能となり高速のデータ読出しが可能となる。
コード出力信号Yがイコライズ信号EQのローレベルへ
の移行と同時にハイレベルへ移行するように説明してい
るが、このコラムデコード出力信号Yのハイレベルへの
移行のタイミングはこれより少し遅れてもよい。しかし
いずれにしてもコラムデコード出力信号Yが読出動作時
においてセンス動作開始前にハイレベルへ移行すること
が可能となり高速のデータ読出しが可能となる。
また、上述の説明においては、カレントミラー型増幅器
30はデータ書込時においても活性化されるが、これは
たとえば電力消費の観点から、読出動作時においてのみ
活性化される構成としてもよい。これは、たとえばノー
ドN3と接地電位との間に書込指示信号Wに応答してオ
フ状態となるMIS)ランジスタを設けるようにすれば
容易に実現することができる。もちろんこの構成に限定
されず他の構成も可能である。
30はデータ書込時においても活性化されるが、これは
たとえば電力消費の観点から、読出動作時においてのみ
活性化される構成としてもよい。これは、たとえばノー
ドN3と接地電位との間に書込指示信号Wに応答してオ
フ状態となるMIS)ランジスタを設けるようにすれば
容易に実現することができる。もちろんこの構成に限定
されず他の構成も可能である。
また上記実施例においてカレントミラー型増幅器30の
トランジスタQ14.Q15が電源電位Vccに接続さ
れ、トランジスタ018.Q19が接地電位に接続され
る構成を示しているが、この電源電位のレベルはこれに
限定されず、また増幅器30を構成するトランジスタの
極性もこれに限定されず、その極性を逆にした場合、電
源電位を逆にした場合も同様にして上記実施例と同様の
効果が得られる。このときビット線BL、BL上の信号
電位極性と読出データ伝達線IL、ILへの信号電位極
性との関係は電源電位のレベルおよびトランジスタの極
性を適当に選択することにより調整することが可能であ
る。
トランジスタQ14.Q15が電源電位Vccに接続さ
れ、トランジスタ018.Q19が接地電位に接続され
る構成を示しているが、この電源電位のレベルはこれに
限定されず、また増幅器30を構成するトランジスタの
極性もこれに限定されず、その極性を逆にした場合、電
源電位を逆にした場合も同様にして上記実施例と同様の
効果が得られる。このときビット線BL、BL上の信号
電位極性と読出データ伝達線IL、ILへの信号電位極
性との関係は電源電位のレベルおよびトランジスタの極
性を適当に選択することにより調整することが可能であ
る。
なお上述のようなワード線WLの立上がり直後に情報の
読出しを行なうためには、コラムデコーダ出力信号Yを
できるだけ速くハイレベルへ移行させる必要があり、こ
れは書込指示信号とコラムアドレスストローブ信号とを
用いて調整することが可能であるが、上述のようにワー
ド線の立上がり直後においても読出動作を行なうことが
できるようになると、ワード線を選択するための行アド
レス入力と1対のビット線を選択するための列アドレス
入力の間の時間差はできるだけ短い方が望ましい。しか
しながら従来のダイナミック型半導体記憶装置において
は、第5図に示すように、同一のアドレス入力端子に行
および列アドレスが時分割的に与えられる構成となって
いる。すなわち同一のアドレス入力端子にまずローアド
レスが与えられた後にそれに続いてコラムアドレスが与
えられ、ローアドレスストローブ信号RASの立下がり
のタイミングで行アドレスをアドレスバッファで取込み
ローデコーダへ与え、コラムアドレスストローブ信号C
ASの立下がりのタイミングで列アドレスをアドレスバ
ッファで取込んでコラムデコーダへ与える構成となって
いる。したがって、このような時分割でローアドレスと
コラムアドレスとを入力する構成の場合、ローアドレス
入力とコラムアドレス入力との時間差を極限まで小さく
することはできず高速読出しにも限界が生じるという問
題が派生してくる。このようなローアドレスの入力タイ
ミングとコラムアドレスの入力タイミングとの時間差を
なくすためにたとえば第3図に示すように、行アドレス
を受ける行アドレス入力端子と列アドレスを受ける列ア
ドレス入力端子を別々に設ける構成とすれば、ローアド
レスおよびコラムアドレスの取込タイミングを同時に設
定することが可能となり、データの読出しがより高速化
される。
読出しを行なうためには、コラムデコーダ出力信号Yを
できるだけ速くハイレベルへ移行させる必要があり、こ
れは書込指示信号とコラムアドレスストローブ信号とを
用いて調整することが可能であるが、上述のようにワー
ド線の立上がり直後においても読出動作を行なうことが
できるようになると、ワード線を選択するための行アド
レス入力と1対のビット線を選択するための列アドレス
入力の間の時間差はできるだけ短い方が望ましい。しか
しながら従来のダイナミック型半導体記憶装置において
は、第5図に示すように、同一のアドレス入力端子に行
および列アドレスが時分割的に与えられる構成となって
いる。すなわち同一のアドレス入力端子にまずローアド
レスが与えられた後にそれに続いてコラムアドレスが与
えられ、ローアドレスストローブ信号RASの立下がり
のタイミングで行アドレスをアドレスバッファで取込み
ローデコーダへ与え、コラムアドレスストローブ信号C
ASの立下がりのタイミングで列アドレスをアドレスバ
ッファで取込んでコラムデコーダへ与える構成となって
いる。したがって、このような時分割でローアドレスと
コラムアドレスとを入力する構成の場合、ローアドレス
入力とコラムアドレス入力との時間差を極限まで小さく
することはできず高速読出しにも限界が生じるという問
題が派生してくる。このようなローアドレスの入力タイ
ミングとコラムアドレスの入力タイミングとの時間差を
なくすためにたとえば第3図に示すように、行アドレス
を受ける行アドレス入力端子と列アドレスを受ける列ア
ドレス入力端子を別々に設ける構成とすれば、ローアド
レスおよびコラムアドレスの取込タイミングを同時に設
定することが可能となり、データの読出しがより高速化
される。
ここで、第3図を参照してこの発明の一実施例である半
導体記憶装置の全体の構成について説明すると、行アド
レス入力端子201と列アドレス入力端子202とが別
々に設けられ、各端子を介してローアドレスバッファ2
04およびコラムアドレスバッファ205へそれぞれ行
アドレスおよび列アドレスが与えられる構成となってい
る。ローアドレスバッファ204およびコラムアドレス
バッファ205のアドレス信号を取込むタイミングが端
子203を介して与えられるチップセレクト信号C8に
より与えられて内部行アドレスRAおよび内部列アドレ
スCAがそれぞれローデコーダ206およびコラムデコ
ーダ207へ与えられる。ローデコーダ206はメモリ
セルアレイ208から1本のワード線を選択する。コラ
ムデコーダ207は、ビット線対選択信号Yを発生して
(カレントミラー型増幅器十出力線)ブロック209お
よび(センスアンプ十入力線)ブロック210へ与える
。(カレントミラー型増幅器+出力線)ブロック209
により読出されたデータは読出回路211を介して出力
データDOUTとして出力される。一方書込時において
は、(センスアンプ十入力線)ブロック210を介して
、選択されたビット線対が書込回路212に接続されて
書込データDINが選択されたメモリセルへ書込まれる
。書込指示信号Wは端子213を介して与えられる。上
述のような第3図に示される構成をとることにより、第
4図に示されるようにチップセレクト信号C8をストロ
ーブ信号としてチップセレクト信号の立下がりのタイミ
ングで行アドレスおよび列アドレスを同時に取込み、ロ
ーデコーダおよびコラムデコーダへ与えることが可能と
なり、カレントミラー型増幅器の早期活性化による読出
動作の高速化が可能となる。
導体記憶装置の全体の構成について説明すると、行アド
レス入力端子201と列アドレス入力端子202とが別
々に設けられ、各端子を介してローアドレスバッファ2
04およびコラムアドレスバッファ205へそれぞれ行
アドレスおよび列アドレスが与えられる構成となってい
る。ローアドレスバッファ204およびコラムアドレス
バッファ205のアドレス信号を取込むタイミングが端
子203を介して与えられるチップセレクト信号C8に
より与えられて内部行アドレスRAおよび内部列アドレ
スCAがそれぞれローデコーダ206およびコラムデコ
ーダ207へ与えられる。ローデコーダ206はメモリ
セルアレイ208から1本のワード線を選択する。コラ
ムデコーダ207は、ビット線対選択信号Yを発生して
(カレントミラー型増幅器十出力線)ブロック209お
よび(センスアンプ十入力線)ブロック210へ与える
。(カレントミラー型増幅器+出力線)ブロック209
により読出されたデータは読出回路211を介して出力
データDOUTとして出力される。一方書込時において
は、(センスアンプ十入力線)ブロック210を介して
、選択されたビット線対が書込回路212に接続されて
書込データDINが選択されたメモリセルへ書込まれる
。書込指示信号Wは端子213を介して与えられる。上
述のような第3図に示される構成をとることにより、第
4図に示されるようにチップセレクト信号C8をストロ
ーブ信号としてチップセレクト信号の立下がりのタイミ
ングで行アドレスおよび列アドレスを同時に取込み、ロ
ーデコーダおよびコラムデコーダへ与えることが可能と
なり、カレントミラー型増幅器の早期活性化による読出
動作の高速化が可能となる。
[発明の効果]
以上のようにこの発明によれば、行アドレス専用のアド
レス入力端子と列アドレス専用のアドレス入力端子と、
書込データ専用のデータ伝達線対と読出データ専用のデ
ータ伝達線対と、各ビット線対と続出専用データ線対と
の間のカレントミラー型増幅器とを設け、このカレント
ミラー型増幅器の出力ノードを読出し専用データ伝達線
対で構成しかつその入力ゲートを対応のビット線対に接
続するように構成しているので、選択ワード線電位の立
上がり直後においてもビット線対上の読出電位に何ら悪
影響を及ぼすことはなくデータ読出動作を高速で行なう
ことができ、データ読出時におけるアクセス時間を大幅
に短縮することが可能となり高速読出しを実現すること
が可能となる。
レス入力端子と列アドレス専用のアドレス入力端子と、
書込データ専用のデータ伝達線対と読出データ専用のデ
ータ伝達線対と、各ビット線対と続出専用データ線対と
の間のカレントミラー型増幅器とを設け、このカレント
ミラー型増幅器の出力ノードを読出し専用データ伝達線
対で構成しかつその入力ゲートを対応のビット線対に接
続するように構成しているので、選択ワード線電位の立
上がり直後においてもビット線対上の読出電位に何ら悪
影響を及ぼすことはなくデータ読出動作を高速で行なう
ことができ、データ読出時におけるアクセス時間を大幅
に短縮することが可能となり高速読出しを実現すること
が可能となる。
第1図はこの発明の一実施例である半導体記憶装置の主
要部の構成を例示的に示し、1対のビット線とそれに関
連する回路部分を示す図である。 第2図は第1図に示される半導体記憶装置の動作を示す
信号波形図である。第3図はこの発明の一実施例である
半導体記憶装置の全体の構成の概略を示すブロック図で
ある。第4図はこの発明の一実施例における行アドレス
と列アドレスの取込みのタイミングを示す信号波形図で
ある。第5図は従来の半導体記憶装置の全体の構成を概
略的に示す図である。第6図は従来の半導体記憶装置に
おける行アドレスと列アドレスの取込みのタイミングを
示す信号波形図である。第7図は従来の半導体記憶装置
における要部の構成を示す図であり、1対のビット線と
それに関連する回路部分を示す図である。第8図は第7
図に示される半導体記憶装置の動作を示す信号波形図で
ある。 図において、1はメモリセル、2,3はフリップフロッ
プ型センスアンプ、4,5はセンスアンプ活性化回路部
分、30はカレントミラー型増幅器、201は行アドレ
ス入力端子、202は列アドレス入力端子、203はチ
ップセレクト信号入力端子、204はローアドレスバッ
ファ、205はコラムアドレスバッファ、206はロー
デコーダ、207はコラムデコーダ、208はメモリセ
ルアレイ、209は(カレントミラー型増幅器十出力線
)ブロック、210は(センスアンプ十入力線)ブロッ
ク、IL、ILは書込データ伝達線、OL、OLは続出
データ伝達線、014〜Q19はカレントミラー型増幅
器30を構成するMISトランジスタ、Q12.Q13
は書込動作時に書込データ伝達線IL、ILをビット線
に接続するためのMISトランジスタである。 なお、図中、同一符号は同一または相当部分を示す。 82切 TIT2 I5 14
+:1 +b第30 も4田 あ50 第 6 回 第8 凹
要部の構成を例示的に示し、1対のビット線とそれに関
連する回路部分を示す図である。 第2図は第1図に示される半導体記憶装置の動作を示す
信号波形図である。第3図はこの発明の一実施例である
半導体記憶装置の全体の構成の概略を示すブロック図で
ある。第4図はこの発明の一実施例における行アドレス
と列アドレスの取込みのタイミングを示す信号波形図で
ある。第5図は従来の半導体記憶装置の全体の構成を概
略的に示す図である。第6図は従来の半導体記憶装置に
おける行アドレスと列アドレスの取込みのタイミングを
示す信号波形図である。第7図は従来の半導体記憶装置
における要部の構成を示す図であり、1対のビット線と
それに関連する回路部分を示す図である。第8図は第7
図に示される半導体記憶装置の動作を示す信号波形図で
ある。 図において、1はメモリセル、2,3はフリップフロッ
プ型センスアンプ、4,5はセンスアンプ活性化回路部
分、30はカレントミラー型増幅器、201は行アドレ
ス入力端子、202は列アドレス入力端子、203はチ
ップセレクト信号入力端子、204はローアドレスバッ
ファ、205はコラムアドレスバッファ、206はロー
デコーダ、207はコラムデコーダ、208はメモリセ
ルアレイ、209は(カレントミラー型増幅器十出力線
)ブロック、210は(センスアンプ十入力線)ブロッ
ク、IL、ILは書込データ伝達線、OL、OLは続出
データ伝達線、014〜Q19はカレントミラー型増幅
器30を構成するMISトランジスタ、Q12.Q13
は書込動作時に書込データ伝達線IL、ILをビット線
に接続するためのMISトランジスタである。 なお、図中、同一符号は同一または相当部分を示す。 82切 TIT2 I5 14
+:1 +b第30 も4田 あ50 第 6 回 第8 凹
Claims (1)
- 【特許請求の範囲】 折返しビット線構成を有するように行および列状に配列
される複数個のメモリセルを有するメモリセルアレイと
、 外部から与えられる行アドレスを受ける行アドレス入力
手段と、 前記行アドレス入力手段からの行アドレスに応答して、
前記メモリセルアレイから1行を選択する行選択手段と
、 前記行アドレス入力手段と別に設けられ、外部から与え
られる列アドレスを受ける列アドレス入力手段と、 前記列アドレス入力手段からの列アドレスに応答して前
記メモリセルアレイから1列のメモリセルを選択するた
めに1組のビット線対を選択する列選択手段と、 データ書込時において、前記列アドレスにより選択され
た1対のビット線と接続され、前記行アドレスおよび列
アドレスにより選択されたメモリセルへ書込まれるべき
データを伝達する1対の書込データ伝達線と、 前記書込データ線対と別に設けられ、データ読出時にお
いて前記列アドレスにより選択された1組のビット線対
上のデータを伝達するための読出データ伝達線対と、 各ビット線対対応に設けられ、前記読出データ伝達線対
を出力ノードとし、かつ対応のビット線対をそれぞれそ
の入力ノードに接続し、かつ前記列選択手段出力に応答
して活性化されるカレントミラー型増幅手段とを備える
、半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63024284A JPH01199393A (ja) | 1988-02-03 | 1988-02-03 | 半導体記憶装置 |
US07/269,757 US4954992A (en) | 1987-12-24 | 1988-11-08 | Random access memory having separate read out and write in bus lines for reduced access time and operating method therefor |
DE3841944A DE3841944A1 (de) | 1987-12-24 | 1988-12-13 | Speicher mit wahlfreiem zugriff (ram) mit reduzierter zugriffszeit beim lesebetrieb und betriebsverfahren |
KR1019880017403A KR920007440B1 (ko) | 1987-12-24 | 1988-12-24 | 반도체 기억장치 및 액세스방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63024284A JPH01199393A (ja) | 1988-02-03 | 1988-02-03 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01199393A true JPH01199393A (ja) | 1989-08-10 |
Family
ID=12133884
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63024284A Pending JPH01199393A (ja) | 1987-12-24 | 1988-02-03 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01199393A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03283184A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Corp | 半導体メモリ装置 |
JPH03283186A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Corp | 半導体メモリ装置 |
JPH06282988A (ja) * | 1992-12-31 | 1994-10-07 | Hyundai Electron Ind Co Ltd | 改良されたデータ伝送回路を有する半導体メモリー装置 |
JPH07147086A (ja) * | 1993-11-02 | 1995-06-06 | Nec Corp | ダイナミック型半導体記憶装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6043294A (ja) * | 1983-08-18 | 1985-03-07 | Toshiba Corp | 半導体メモリ装置 |
JPS6074197A (ja) * | 1984-04-27 | 1985-04-26 | Nec Corp | メモリ回路 |
JPS62217490A (ja) * | 1986-03-18 | 1987-09-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPS63311690A (ja) * | 1987-06-15 | 1988-12-20 | Toshiba Corp | 半導体記憶装置 |
-
1988
- 1988-02-03 JP JP63024284A patent/JPH01199393A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6043294A (ja) * | 1983-08-18 | 1985-03-07 | Toshiba Corp | 半導体メモリ装置 |
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JPS62217490A (ja) * | 1986-03-18 | 1987-09-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPS63311690A (ja) * | 1987-06-15 | 1988-12-20 | Toshiba Corp | 半導体記憶装置 |
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JPH03283186A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Corp | 半導体メモリ装置 |
JPH06282988A (ja) * | 1992-12-31 | 1994-10-07 | Hyundai Electron Ind Co Ltd | 改良されたデータ伝送回路を有する半導体メモリー装置 |
JPH07147086A (ja) * | 1993-11-02 | 1995-06-06 | Nec Corp | ダイナミック型半導体記憶装置 |
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