JPH0263020A - アクティブマトリクス型液晶表示素子 - Google Patents
アクティブマトリクス型液晶表示素子Info
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- JPH0263020A JPH0263020A JP63213692A JP21369288A JPH0263020A JP H0263020 A JPH0263020 A JP H0263020A JP 63213692 A JP63213692 A JP 63213692A JP 21369288 A JP21369288 A JP 21369288A JP H0263020 A JPH0263020 A JP H0263020A
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Classifications
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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-
- G—PHYSICS
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- G02F1/133509—Filters, e.g. light shielding masks
- G02F1/133512—Light shielding layers, e.g. black matrix
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、薄膜トランジスタ（Ｔｈ１ｎ ＦｉｌｍＴ
ｒａｎｓｉｓｔｅｒ 、 Ｔ Ｆ Ｔ ＞をスイッチ素
子として表示画素電極アレイを構成したアクティブマト
リクス型液晶表示素子に関する。
ｒａｎｓｉｓｔｅｒ 、 Ｔ Ｆ Ｔ ＞をスイッチ素
子として表示画素電極アレイを構成したアクティブマト
リクス型液晶表示素子に関する。
（従来の技術）
近年、液晶を用いた表示素子は、テレビ表示やグラフィ
ックデイスプレィ等を指向した大容量で高密度のアクテ
ィブマトリクス型表示素子の開発及び実用化が盛んであ
る。このような表示素子では、クロストークのない高コ
ントラストの表示が行えるように、各画素の駆動と制御
を行う手段として半導体スイッチが用いられる。その半
導体スイッチとしては、透過型表示が可能であり大面積
化も容易である等の理由から、透明絶縁基板上に形成さ
れたＴＰＴ等が、通常用いられている。
ックデイスプレィ等を指向した大容量で高密度のアクテ
ィブマトリクス型表示素子の開発及び実用化が盛んであ
る。このような表示素子では、クロストークのない高コ
ントラストの表示が行えるように、各画素の駆動と制御
を行う手段として半導体スイッチが用いられる。その半
導体スイッチとしては、透過型表示が可能であり大面積
化も容易である等の理由から、透明絶縁基板上に形成さ
れたＴＰＴ等が、通常用いられている。
第２図はＴＰＴを備えた表示画素電極アレイを用いた液
晶表示素子の一画素を表す簡単な回路図である。同図に
おいて、交差する走査線１と信号線２の各交点位置には
ＴＦＴ３が設けられ、ＴＦＴ３のゲートは行ごとに走査
線１に接続され、ＴＰＴ３のドレインは列ごとに信号線
２に接続されている。また、ＴＦＴ３のソースは表示画
素電極４に接続されており、表示画素電極４と対向電極
５との間には液晶層６が挟持されている。
晶表示素子の一画素を表す簡単な回路図である。同図に
おいて、交差する走査線１と信号線２の各交点位置には
ＴＦＴ３が設けられ、ＴＦＴ３のゲートは行ごとに走査
線１に接続され、ＴＰＴ３のドレインは列ごとに信号線
２に接続されている。また、ＴＦＴ３のソースは表示画
素電極４に接続されており、表示画素電極４と対向電極
５との間には液晶層６が挟持されている。
次に、この液晶表示素子の駆動方法について説明する。
即ち、ＴＦＴ３のゲートに走査線選択電圧（Ｖｌｊ、Ｏ
ｎ）が印加されている期間（スイッチング期間）に、表
示画素電極４の電位が映像信号電位と同電位に設定され
、ＴＦＴ３のゲートに走査線非選択電圧（Ｖｑ、ｏｆｆ
）が印加されている期間は、表示画素電極４がこの電
位を保持する。この結果、表示画素電極４と、所定の電
位に設定されている対向電極５との間に挟持されている
液晶層６に、映像信号電圧に応じた電位差がかかる。そ
して、この電位差に応じて液晶層６の配列状態が変化す
ることにより、この部分の光透過率も変化し、画像表示
が行なわれる。また、液晶層６は直流駆動すると、液晶
分子の電気分解により劣化し寿命が短くなるため、交流
駆動を行う。−船釣には、対向電極５の電位を直流電位
に設定し、この対向電極５の電位に対して映像信号電圧
を偶奇フレームで正負対称に設定することによって、交
流駆動が行われる。即ち、映像信号電圧はある直流電圧
（ＶＳＣ）と、映像信号に対応した正負対称な交流電圧
（ＶＳａ）とが加算されたものでおる。
ｎ）が印加されている期間（スイッチング期間）に、表
示画素電極４の電位が映像信号電位と同電位に設定され
、ＴＦＴ３のゲートに走査線非選択電圧（Ｖｑ、ｏｆｆ
）が印加されている期間は、表示画素電極４がこの電
位を保持する。この結果、表示画素電極４と、所定の電
位に設定されている対向電極５との間に挟持されている
液晶層６に、映像信号電圧に応じた電位差がかかる。そ
して、この電位差に応じて液晶層６の配列状態が変化す
ることにより、この部分の光透過率も変化し、画像表示
が行なわれる。また、液晶層６は直流駆動すると、液晶
分子の電気分解により劣化し寿命が短くなるため、交流
駆動を行う。−船釣には、対向電極５の電位を直流電位
に設定し、この対向電極５の電位に対して映像信号電圧
を偶奇フレームで正負対称に設定することによって、交
流駆動が行われる。即ち、映像信号電圧はある直流電圧
（ＶＳＣ）と、映像信号に対応した正負対称な交流電圧
（ＶＳａ）とが加算されたものでおる。
ところで、第２図に示すように、ＴＰＴ３のゲト・ソー
ス間には寄生容１（Ｃｇｓ）が存在する。
ス間には寄生容１（Ｃｇｓ）が存在する。
このＣｑｓのため、走査信号電圧がｖｇ、ｏｎからｖｇ
。
。
ｏｆｆに切り替わる際に、容量分割により表示画素電極
４のΔ■ｐだけ負側にシフトする。このシフト量は、△
ｖｐ〜ΔＶ（Ｉｆ ＊ＣｆｊＳ／ （ＣＣ１ｓ十〇Ｉｃ
）という関係にある。ここで、Δｖｇ＝ｖｇ、ｏｎｙｇ
、ｏｒｒであり、Ｃ１ｃは液晶層６の容量を表している
。そこで、このへ■ｐ分だけ対向電極５の電位を負側に
シフトさせることにより、液晶層６に印加される電圧が
偶奇フレームで等しくなるようにする。
４のΔ■ｐだけ負側にシフトする。このシフト量は、△
ｖｐ〜ΔＶ（Ｉｆ ＊ＣｆｊＳ／ （ＣＣ１ｓ十〇Ｉｃ
）という関係にある。ここで、Δｖｇ＝ｖｇ、ｏｎｙｇ
、ｏｒｒであり、Ｃ１ｃは液晶層６の容量を表している
。そこで、このへ■ｐ分だけ対向電極５の電位を負側に
シフトさせることにより、液晶層６に印加される電圧が
偶奇フレームで等しくなるようにする。
（発明が解決しようとする課題）
しかしながら、ＣＩＣは印加される電圧に対して容量変
化を示すため、映像信号ごとに△Ｖｐの値が異なる。即
ち、映像信号ごとに最適な対向電極電位が異なる。一般
に、対向電極電位は全画素に対して同時に同電位に設定
されるため、種々の映像信号電圧が与えられる表示画面
内では、全画素に対して同時に最適な対向電極電位に設
定することができない。この結果、表示画面のちらつき
であるフリッカ−が生じる。
化を示すため、映像信号ごとに△Ｖｐの値が異なる。即
ち、映像信号ごとに最適な対向電極電位が異なる。一般
に、対向電極電位は全画素に対して同時に同電位に設定
されるため、種々の映像信号電圧が与えられる表示画面
内では、全画素に対して同時に最適な対向電極電位に設
定することができない。この結果、表示画面のちらつき
であるフリッカ−が生じる。
第３図は例えば特開昭５６−１６２７９３号公報に記載
されていて、上述の不具合を解決することが可能な液晶
表示素子の一画素を表す簡単な回路図である。同図にお
いて、第３図と対応する部分には同一の符号を付してあ
り、印加電圧に対する容量変化のない蓄積容量（Ｃ３）
をＣＩＣと並列に新たに挿入することにより、△Ｖｐの
映像信号電圧依存性を低減させることができる。この結
果、第２図に示した例の場合と比べ、フリッカ−を減少
させることができる。
されていて、上述の不具合を解決することが可能な液晶
表示素子の一画素を表す簡単な回路図である。同図にお
いて、第３図と対応する部分には同一の符号を付してあ
り、印加電圧に対する容量変化のない蓄積容量（Ｃ３）
をＣＩＣと並列に新たに挿入することにより、△Ｖｐの
映像信号電圧依存性を低減させることができる。この結
果、第２図に示した例の場合と比べ、フリッカ−を減少
させることができる。
第４図は第３図に示した液晶表示素子について、表示画
素電極アレイ基板における一画素の平面構造を説明する
ための平面図である。同図に示すように、ＴＦＴｌｏは
、走査線１１と一体のゲート電極１２、信号線１３と一
体のドレイン電極１４、表示画素電極１５に接続された
ソース電極１６、及び半導体層１７から構成されている
。また、走査線１１と概略平行な方向には、補助容量形
成用配線１８が表示画素電極１５と部分的に絶縁膜（図
示せず）を介して対向するように形成されており、表示
画素電極１５と補助容量形成用配線１８との重なり部分
で付加的な蓄積容量（Ｃ３）が得られる。
素電極アレイ基板における一画素の平面構造を説明する
ための平面図である。同図に示すように、ＴＦＴｌｏは
、走査線１１と一体のゲート電極１２、信号線１３と一
体のドレイン電極１４、表示画素電極１５に接続された
ソース電極１６、及び半導体層１７から構成されている
。また、走査線１１と概略平行な方向には、補助容量形
成用配線１８が表示画素電極１５と部分的に絶縁膜（図
示せず）を介して対向するように形成されており、表示
画素電極１５と補助容量形成用配線１８との重なり部分
で付加的な蓄積容量（Ｃ３）が得られる。
第４図において、補助容量形成用配線１８は透明導電膜
或いは遮光性の金属膜で形成される。補助容量形成用配
線１８を透明導電膜で形成する場合は、成膜工程やフォ
トリソグラフィー工程が増加し、製造プロセス而での欠
点が多い。一方、補助容量形成用配線１８を遮光性の金
属膜で形成する場合は、光が透過する部分の面積である
開口面積が低下し、液晶表示素子の光透過率の低下に直
結する。
或いは遮光性の金属膜で形成される。補助容量形成用配
線１８を透明導電膜で形成する場合は、成膜工程やフォ
トリソグラフィー工程が増加し、製造プロセス而での欠
点が多い。一方、補助容量形成用配線１８を遮光性の金
属膜で形成する場合は、光が透過する部分の面積である
開口面積が低下し、液晶表示素子の光透過率の低下に直
結する。
この発明は、このような事情に鑑みてなされたものであ
る。
る。
［発明の構成］
（課題を解決するための手段）
この発明は、絶縁基板の一主面上にＴＰＴ及びこれに接
続される画素電極からなる一画素をマトリクス状に配し
且つ各画素に対し画素電極と絶縁膜を介して対向する遮
光性材料からなる容量形成用電極が設けられてなるアレ
イ基板と、絶縁基板の一主面上に共通電極及び遮光層を
形成してなる対向基板と、アレイ基板と対向基板を互い
の一生面側が対向するように組み合わせて得られる間隙
に挟持してなる液晶とを備えたアクティブマトリクス型
液晶表示素子についてのものである。そして、一画素に
ついての対向基板の一主面上への投影図で、遮光層のパ
ターンにより規定される開口部の輪郭線が、容量形成用
電極のパターン内に収まるようなアレイ構成としている
。
続される画素電極からなる一画素をマトリクス状に配し
且つ各画素に対し画素電極と絶縁膜を介して対向する遮
光性材料からなる容量形成用電極が設けられてなるアレ
イ基板と、絶縁基板の一主面上に共通電極及び遮光層を
形成してなる対向基板と、アレイ基板と対向基板を互い
の一生面側が対向するように組み合わせて得られる間隙
に挟持してなる液晶とを備えたアクティブマトリクス型
液晶表示素子についてのものである。そして、一画素に
ついての対向基板の一主面上への投影図で、遮光層のパ
ターンにより規定される開口部の輪郭線が、容量形成用
電極のパターン内に収まるようなアレイ構成としている
。
（作 用）
ＴＰＴを用いたアクティブマトリクス型液晶表示素子に
おいて、容量形成用電極を形成しない場合、或いは第４
図に示した例の場合には、アレイ塞板と対向基板との貼
り合わせが精度範囲内でずれた場合にも、コントラスト
比の低下を防ぐために、対向基板上の遮光層パターンは
、表示画素電極パターン以外の部分、即ち、液晶層によ
り変調されない光が透過する部分を覆うように形成され
る。具体的には、対向基板上の遮光層パターンが表示画
素電極パターンの周辺部分に貼り合わせ精度分だけ重な
り合うように形成される。従って、表示画素電極パター
ンの外周部に、表示に寄与しない無効領域が存在する。
おいて、容量形成用電極を形成しない場合、或いは第４
図に示した例の場合には、アレイ塞板と対向基板との貼
り合わせが精度範囲内でずれた場合にも、コントラスト
比の低下を防ぐために、対向基板上の遮光層パターンは
、表示画素電極パターン以外の部分、即ち、液晶層によ
り変調されない光が透過する部分を覆うように形成され
る。具体的には、対向基板上の遮光層パターンが表示画
素電極パターンの周辺部分に貼り合わせ精度分だけ重な
り合うように形成される。従って、表示画素電極パター
ンの外周部に、表示に寄与しない無効領域が存在する。
この発明では、この無効領域を付加的な蓄積容量（Ｃｓ
）の形成のために利用している。
）の形成のために利用している。
（実施例）
以下、図面を参照してこの発明の詳細な説明する。
第１図はこの発明の一実施例を示す図であり、同図（ａ
＞はアレイ基板上の一画素部分の平面図、同図（ｂ）は
一画素部分の概略断面図、同図（Ｃ）は一画素部分での
概略投影図を表している。第１図（ａ）において、薄膜
トランジスタ（ＴＰＴ）２０は、第４図の場合と同様に
、走査線２１と一体のゲート電極２２、信号線２３と一
体のドレイン電４ｆＡ２４、表示画素電極２５に接続さ
れたソース電極２６、及び半導体層２７から構成されて
いる。また、ＴＰＴ２０近辺には、走査線２１と概略平
行な方向に直線状に延び且つ表示画素電極２５の周囲を
絶縁膜（図示せず）を介して取り囲むように、容量形成
用電極２８が形成されており、表示画素電極２５と容量
形成用電極２８との重なり部分で付加的な蓄積容！（Ｃ
ｓ）が得られる。
＞はアレイ基板上の一画素部分の平面図、同図（ｂ）は
一画素部分の概略断面図、同図（Ｃ）は一画素部分での
概略投影図を表している。第１図（ａ）において、薄膜
トランジスタ（ＴＰＴ）２０は、第４図の場合と同様に
、走査線２１と一体のゲート電極２２、信号線２３と一
体のドレイン電４ｆＡ２４、表示画素電極２５に接続さ
れたソース電極２６、及び半導体層２７から構成されて
いる。また、ＴＰＴ２０近辺には、走査線２１と概略平
行な方向に直線状に延び且つ表示画素電極２５の周囲を
絶縁膜（図示せず）を介して取り囲むように、容量形成
用電極２８が形成されており、表示画素電極２５と容量
形成用電極２８との重なり部分で付加的な蓄積容！（Ｃ
ｓ）が得られる。
第１図（ｂ）は第１図（ａ）におけるＡ−Ａ −断面を
矢印方向からみたときに相当する。第１図（ｂ）におい
て、例えばガラスからなる絶縁基板３０の一主面上には
、例えば遮光性材料であるＣｒ（クロム）膜をスパッタ
法で被膜した後、所定の形状にフォトエツチングするこ
とによりゲート電極２２と容量形成用電極２８が同時に
形成され、更に、これを覆うように例えば酸化シリコン
（ＳｉＱｘ）からなるゲート絶縁膜３１がプラズマＣＶ
Ｄ法により形成されている。ここで、図示はしていない
が、ゲート電極２２と容量形成用電極２８が形成される
際に、同じ工程で走査線２１も形成される。また、ゲー
ト絶縁１１１３１が、第１図（ａ）における容量形成用
電極２８と表示画素電極２５との間に介在する絶縁膜で
ある。そして、ゲート絶縁膜３１のゲート電極２２に対
向する部分には、例えばｉ型の水素化アモルファスシリ
コン（ａ−８ｉ ： Ｈ）からなる半導体層２７がプラ
ズマＣＶＤ法を利用して形成されており、更に、半導体
層２７上には互いに電気的に分離されたｎ型ａ−８ｉ：
Ｈからなるドレイン領域３２とソース領域３３とが、同
じくプラズマＣＶＤ法を利用して設けられている。そし
て、半導体層２７のソース領域３３側に隣接するゲート
絶縁膜３１上には、例えばＩＴＯ（インジウム・チン・
オキサイド）膜をスパッタ法で被膜した後、所定の形状
にフォトエツチングすることにより表示画素電極２５が
設けられている。また、ンース領域３３にはソース電極
２６の一端が接続され、ソース電極２６の他端は表示画
素電極２５上に延在して接続されている。更に、トレイ
ン領域３２にはドレイン電極２４の一端が接続されてい
る。ここで、ドレイン電極２４とソース電極２６とは、
例えばＭＯ（モリブデン）膜とＡＩ（アルミニウム）膜
とをスパッタ法で順次被膜した１麦、所定の形状にフォ
トエツチングするという同じ工程で形成しており、また
、図示はしていないが、第１図（ａ）における信号線２
３もドレイン電極２４とソ、−ス電極２６と同じ工程で
形成している。こうして、所望のアレイ基板３４が得ら
れる。一方、例えばガラスからなる絶縁基板３５の−１
面上には、例えばＩＴＯからなる共通電極３６及び例え
ばＡ１（アルミニウム）からなるブラックマトリクスと
しての遮光層３７が順次形成されることにより、対向基
板３８が構成されている。そして、アレイ基板３４の−
１面上には、更に全面に例えば低温キュア型のポリイミ
ド（ＰＩ）からなる配向膜３９が形成されており、また
、対向基板３８の−１面上にも全面に同じく、例えば低
温キュア型のポリイミドからなる配向膜４０が形成され
ている。
矢印方向からみたときに相当する。第１図（ｂ）におい
て、例えばガラスからなる絶縁基板３０の一主面上には
、例えば遮光性材料であるＣｒ（クロム）膜をスパッタ
法で被膜した後、所定の形状にフォトエツチングするこ
とによりゲート電極２２と容量形成用電極２８が同時に
形成され、更に、これを覆うように例えば酸化シリコン
（ＳｉＱｘ）からなるゲート絶縁膜３１がプラズマＣＶ
Ｄ法により形成されている。ここで、図示はしていない
が、ゲート電極２２と容量形成用電極２８が形成される
際に、同じ工程で走査線２１も形成される。また、ゲー
ト絶縁１１１３１が、第１図（ａ）における容量形成用
電極２８と表示画素電極２５との間に介在する絶縁膜で
ある。そして、ゲート絶縁膜３１のゲート電極２２に対
向する部分には、例えばｉ型の水素化アモルファスシリ
コン（ａ−８ｉ ： Ｈ）からなる半導体層２７がプラ
ズマＣＶＤ法を利用して形成されており、更に、半導体
層２７上には互いに電気的に分離されたｎ型ａ−８ｉ：
Ｈからなるドレイン領域３２とソース領域３３とが、同
じくプラズマＣＶＤ法を利用して設けられている。そし
て、半導体層２７のソース領域３３側に隣接するゲート
絶縁膜３１上には、例えばＩＴＯ（インジウム・チン・
オキサイド）膜をスパッタ法で被膜した後、所定の形状
にフォトエツチングすることにより表示画素電極２５が
設けられている。また、ンース領域３３にはソース電極
２６の一端が接続され、ソース電極２６の他端は表示画
素電極２５上に延在して接続されている。更に、トレイ
ン領域３２にはドレイン電極２４の一端が接続されてい
る。ここで、ドレイン電極２４とソース電極２６とは、
例えばＭＯ（モリブデン）膜とＡＩ（アルミニウム）膜
とをスパッタ法で順次被膜した１麦、所定の形状にフォ
トエツチングするという同じ工程で形成しており、また
、図示はしていないが、第１図（ａ）における信号線２
３もドレイン電極２４とソ、−ス電極２６と同じ工程で
形成している。こうして、所望のアレイ基板３４が得ら
れる。一方、例えばガラスからなる絶縁基板３５の−１
面上には、例えばＩＴＯからなる共通電極３６及び例え
ばＡ１（アルミニウム）からなるブラックマトリクスと
しての遮光層３７が順次形成されることにより、対向基
板３８が構成されている。そして、アレイ基板３４の−
１面上には、更に全面に例えば低温キュア型のポリイミ
ド（ＰＩ）からなる配向膜３９が形成されており、また
、対向基板３８の−１面上にも全面に同じく、例えば低
温キュア型のポリイミドからなる配向膜４０が形成され
ている。
そして、アレイ基板３４と対向基板３８の−１面上に、
各々の配向膜３９，４０を所定の方向に布等でこするこ
とにより、ラビングによる配向処理がそれぞれ施される
ようになる。更に、アレイ基板３４と対向基板３８とは
互いの一主面側が対向し且つ互いの配向軸が概略９０’
をなすように組み合わせられ、これにより得られる間隙
には液晶４１が挟持されている。そして、アレイ基板３
４と対向基板３８の他主面側には、それぞれ偏光板４２
．４３が被着されており、アレイ基板３４と対向基板３
８のどちらか一方の他主面側から照明を行う形になって
いる。
各々の配向膜３９，４０を所定の方向に布等でこするこ
とにより、ラビングによる配向処理がそれぞれ施される
ようになる。更に、アレイ基板３４と対向基板３８とは
互いの一主面側が対向し且つ互いの配向軸が概略９０’
をなすように組み合わせられ、これにより得られる間隙
には液晶４１が挟持されている。そして、アレイ基板３
４と対向基板３８の他主面側には、それぞれ偏光板４２
．４３が被着されており、アレイ基板３４と対向基板３
８のどちらか一方の他主面側から照明を行う形になって
いる。
第１図（Ｃ）は第１図（ａ）に相当する部分についての
対向基板３８の−１面上への概略投影図を表している。
対向基板３８の−１面上への概略投影図を表している。
第１図（Ｃ）において、遮光層３７は第１図（ａ）にお
ける表示画素電極２５に対応した所定の開口部を有して
おり、表示画素電極２５を除く部分は完全に覆っている
。また、遮光層３７のパターンにより規定される開口部
の輪郭線４４が、容量形成用電極２８のパターン内に収
まるようになっている。更に、第１図（Ｃ）において、
幅Ｌ１は容量形成用Ｎ極２８の外周と輪郭線４４との間
隔を示しているのに対し、幅Ｌ２は容量形成用電極２８
の内周と輪郭線４４との間隔を示している。この幅Ｌ１
．Ｌ２はともに、アレイ基板３４と対向基板３８の貼り
合わせ精度以上の寸法に設定することが望ましい。この
理由は、幅Ｌ１の場合はアレイ基板３４と対向基板３８
の合わせずれによるコンラスト比の低下を防ぐためであ
り、幅Ｌ２の場合はアレイ基板３４と対向基板３８の合
わせずれによる開口面積の変動をなくすか或いは少なく
するためである。
ける表示画素電極２５に対応した所定の開口部を有して
おり、表示画素電極２５を除く部分は完全に覆っている
。また、遮光層３７のパターンにより規定される開口部
の輪郭線４４が、容量形成用電極２８のパターン内に収
まるようになっている。更に、第１図（Ｃ）において、
幅Ｌ１は容量形成用Ｎ極２８の外周と輪郭線４４との間
隔を示しているのに対し、幅Ｌ２は容量形成用電極２８
の内周と輪郭線４４との間隔を示している。この幅Ｌ１
．Ｌ２はともに、アレイ基板３４と対向基板３８の貼り
合わせ精度以上の寸法に設定することが望ましい。この
理由は、幅Ｌ１の場合はアレイ基板３４と対向基板３８
の合わせずれによるコンラスト比の低下を防ぐためであ
り、幅Ｌ２の場合はアレイ基板３４と対向基板３８の合
わせずれによる開口面積の変動をなくすか或いは少なく
するためである。
この実施例では、遮光層３７のパターンにより規定され
る開口部の輪郭線４４が、容量形成用電極２８のパター
ン内に収まるように、容量形成用電極２８と遮光層３７
の形状を工夫することにより、表示画素電極２５のパタ
ーンの表示に寄与しない無効領域を付加容ｆｆ１（Ｃ３
）形成することかできる。この結果、容量形成用電極２
８の材料として、フォトリソグラフィー工程が増加して
しまう透明導電膜ではなく、金属膜を選定したときにも
、開口面積を大きくとることができる。従って、この実
施例は、従来に比べ、表示が明るくてちらつきの少ない
画質が得られる。
る開口部の輪郭線４４が、容量形成用電極２８のパター
ン内に収まるように、容量形成用電極２８と遮光層３７
の形状を工夫することにより、表示画素電極２５のパタ
ーンの表示に寄与しない無効領域を付加容ｆｆ１（Ｃ３
）形成することかできる。この結果、容量形成用電極２
８の材料として、フォトリソグラフィー工程が増加して
しまう透明導電膜ではなく、金属膜を選定したときにも
、開口面積を大きくとることができる。従って、この実
施例は、従来に比べ、表示が明るくてちらつきの少ない
画質が得られる。
なお、この実施例では、容量形成用電極２８は走査線２
１ヤゲート電極２２と同時に形成したが、表示画素電極
２５と絶縁膜を介して対向する形であれば、信号線２３
等と同時に形成されるものであってもよいことは言うま
でもない。
１ヤゲート電極２２と同時に形成したが、表示画素電極
２５と絶縁膜を介して対向する形であれば、信号線２３
等と同時に形成されるものであってもよいことは言うま
でもない。
［発明の効果］
この発明は、アレイ基板上に形成された遮光性材料から
なる容量形成用電極のパターンで開口領域を規定させる
ことにより、金属膜で付加的な蓄積容ｆｆ１（Ｃｓ）を
形成したときにも、光透過率の低下を最小限に抑えられ
、表示が明るくちらつきの少ない画質を得ることができ
る。
なる容量形成用電極のパターンで開口領域を規定させる
ことにより、金属膜で付加的な蓄積容ｆｆ１（Ｃｓ）を
形成したときにも、光透過率の低下を最小限に抑えられ
、表示が明るくちらつきの少ない画質を得ることができ
る。
第１図はこの発明の一実施例を示す図、第２図と第３図
は従来のアクティブマトリクス型液晶表示素子の一画素
の一例を示す概略回路図、第４図は従来のアクティブマ
トリクス型液晶表示素子のアレイ基板における一画素の
平面構造を説明するための図である。 ２０・・・薄膜トランジスタ ２５・・・表示画素電極 ２８・・・容量形成用電極 ３０．３５・・・絶縁基板 ３４・・・アレイ基板 ３６・・・共通電極 ３７・・・遮光層 ３８・・・対向基板 ４１・・・液晶 ４４・・・輪郭線 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第１図 （ａ） 第１図
は従来のアクティブマトリクス型液晶表示素子の一画素
の一例を示す概略回路図、第４図は従来のアクティブマ
トリクス型液晶表示素子のアレイ基板における一画素の
平面構造を説明するための図である。 ２０・・・薄膜トランジスタ ２５・・・表示画素電極 ２８・・・容量形成用電極 ３０．３５・・・絶縁基板 ３４・・・アレイ基板 ３６・・・共通電極 ３７・・・遮光層 ３８・・・対向基板 ４１・・・液晶 ４４・・・輪郭線 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第１図 （ａ） 第１図
Claims (1)
- 【特許請求の範囲】 絶縁基板の一主面上に薄膜トランジスタ及びこれに接続
される表示画素電極からなる一画素をマトリクス状に配
し且つ各画素に対し前記表示画素電極と絶縁膜を介して
対向する遮光性材料からなる容量形成用電極が設けられ
てなるアレイ基板と、絶縁基板の一主面上に共通電極及
び前記表示画素電極に対応した所定の開口部を有する遮
光層を形成してなる対向基板と、前記アレイ基板と前記
対向基板を互いの前記一主面側が対向するように組み合
わせて得られる間隙に挟持してなる液晶とを備えたアク
ティブマトリクス型液晶表示素子において、 前記一画素についての前記対向基板の前記一主面上への
投影図で、前記遮光層のパターンにより規定される前記
開口部の輪郭線が、前記容量形成用電極のパターン内に
収まることを特徴とするアクティブマトリクス型液晶表
示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21369288A JP2693513B2 (ja) | 1988-08-30 | 1988-08-30 | アクティブマトリクス型液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21369288A JP2693513B2 (ja) | 1988-08-30 | 1988-08-30 | アクティブマトリクス型液晶表示素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0263020A true JPH0263020A (ja) | 1990-03-02 |
| JP2693513B2 JP2693513B2 (ja) | 1997-12-24 |
Family
ID=16643407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21369288A Expired - Lifetime JP2693513B2 (ja) | 1988-08-30 | 1988-08-30 | アクティブマトリクス型液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2693513B2 (ja) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0490513A (ja) * | 1990-08-03 | 1992-03-24 | Casio Comput Co Ltd | 液晶表示素子 |
| JPH05150262A (ja) * | 1991-11-28 | 1993-06-18 | Sanyo Electric Co Ltd | 液晶表示装置 |
| JPH05203981A (ja) * | 1991-09-05 | 1993-08-13 | Samsung Electron Co Ltd | 液晶表示装置及びその製造方法 |
| JPH05224236A (ja) * | 1992-02-07 | 1993-09-03 | Sharp Corp | アクティブマトリクス型液晶表示装置 |
| JPH0635001A (ja) * | 1992-07-16 | 1994-02-10 | Alps Electric Co Ltd | アクティブマトリックス液晶表示装置 |
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| WO2013061929A1 (ja) * | 2011-10-27 | 2013-05-02 | シャープ株式会社 | 液晶表示素子および液晶表示装置 |
-
1988
- 1988-08-30 JP JP21369288A patent/JP2693513B2/ja not_active Expired - Lifetime
Cited By (31)
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2693513B2 (ja) | 1997-12-24 |
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