JPH02285326A

JPH02285326A - アクティブマトリックス型液晶表示素子

Info

Publication number: JPH02285326A
Application number: JP1105908A
Authority: JP
Inventors: Hidetaka Noriyama; 英孝乗山; Masanaru Abe; 阿部　昌匠
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-04-27
Filing date: 1989-04-27
Publication date: 1990-11-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、例えば薄膜トランジスタ（ＴＰＴ）をアク
ティブ素子として用いたアクティブマトリックス型液晶
表示素子に関する。

（従来の技術）アクティブマトリックス型液晶表示素子は、画素毎に設
けられたスイッチ素子によって、表示素子アレイに画像
信号を選択的に印加することにより、高コントラストで
クロストークのない鮮明な画像を得ようとするものであ
る。液晶表示素子は薄型・軽量、低消費電力等の特徴を
有し、携帯用機器のデイスプレィに多（用いられている
が、特に、高精細を要求されるパーソナルコンピュータ
のデイスプレィやＴＶ用に対しては、アクティブマトリ
ックス型への要求が高まっている。

第４図はスイッチ素子としてＴＰＴを用いたアクティブ
マトリックス型液晶表示素子の駆動原理を説明するため
の図である。同図において、走査線１と信号線２の各交
点には、ＴＰＴ３を介して液晶層４と画素容量５が接続
されている。そして、走査回路６は走査線１に順次ゲー
トパルスを印加し、それに同期して、信号ホールド回路
７は走査線１の１ライン分の画像信号を信号線２に出力
する。ＴＦＴ３は所定の走査線１にゲートパルスが印加
されている間で導通状態“となり、そのとき所定の信号
線２に出力されている画像信号に応じて、画素容量５に
電荷が蓄積され、液晶層４が駆動される。更に、ゲート
パルスが次の走査線１に移ると、ＴＦＴ３は非導通状態
になり、蓄積された電荷は次に走査を受けるまで保持さ
れる結果、液晶層４の表示状態が維持される。

第５図はこの種のアクティブマトリックス型液晶表示素
子の一画素分の一例を示す概略図であり、同図（ａ）は
アレイ基板上での平面図、同図（ｂ）は同図（ａ）のＢ
−Ｂ−面を矢印方向からみたときに対応する断面図を表
している。同図に示すように、ＴＦＴ３はガラス基板１
０上に形成され、走査線１と一体のゲート電極１１、ゲ
ート絶縁膜１２、信号線２と一体のドレイン電極１３、
表示電極１４に接続されたソース電極１５、及び半導体
層１６から構成されている。また、走査線１と概略平行
な方向には、補助容量線１７が表示電極１４と部分的に
ゲート絶縁膜１２を介して対向するように形成されてお
り、表示電極１４と補助容量線１７の重なり部分で付加
的な補助容量が得られる。この補助容量は第４図におけ
る画素容量５を増加させ、保持期間でのＴＦＴ３の漏れ
電流、及び表示電極１４と他の電極の間の容量結合によ
る表示電極電位の変動を緩和する働きを持つ。

方、ガラス基板１８上には共通電極１９が形成されてお
り、液晶層４を介してガラス基板１０と対向している。

そして、表示電極１４と共通電極１９の間の電界により
、所定の表示がなされる。

第６図は走査線１や信号線２等に印加される電圧波形の
一例を示す図である。同図において、走査線１に印加さ
れるゲートパルスはオン時がｖｇ１オフ時が０であり、
また、信号線２に印加される信号電圧の波形は１フレー
ムごとにＶｓｉｇ＋とＶｓｌｇ　　の間で切り替わって
いる。そして、共通電極１９には■Ｃｏｌ１の電圧が印
加されている。

（発明が解決しようとする課題）ところで、第５図に示したＴＦＴ３では、ゲート電極１
１とソース電極１５の重複部に大きな容量結合が生じる
という固有の問題が発生する。この結果、第　図に示す
ように、ゲートパルス立ち下がり前後で、表示電極電位
にΔＶなる電位降下が生じる。このΔＶは、ΔＶ＝Ｃｇ
ｓ−Ｖｇ／（Ｃｐｅｌ　＋Ｃｇｓ）　　（式１）という
式で表される。

ここで、Ｃｇｓはソース・ゲート間容Ｑ％　Ｃｐｅｌは
画素容量、Ｖｇはゲートパルス電圧を示している。

この式において、仮に、Δ■が表示領域内のすべての画
素間で等しいときは、共通電極電位を調整することによ
り、実質的にΔＶを打ち消すことは可能である。しかし
実際には、ΔＶを一定にすることは困難である。その最
も大きな要因は例えば、フォトプロセスにおいて回転モ
ードのマスクアライメント誤差が生じるため、表示領域
面内にＣｇｓの分布が発生するからである。これによる
ΔＶの分布は、共通電極電位の調整によるΔＶ補償を困
難にし、結果として、フリッカ現象等の表示上の問題を
生じる。

第７図はアクティブマトリックス型液晶表示素子の一画
素分の他の例を示す断面図である。この従来例では、第
５図に示した従来例に比べ、走査線１の長平方向に沿う
形で、ドレイン電極１３を挟んで両側にソース電極１５
を設けている点が異なっている。そして、ゲート電極１
１とソース電極１５の間にアライメント誤差が生じたと
しても、ソースφゲート市複部の面積が全体で等しくな
るように構成されている。この結果、Ｃｇｓ即ち△■の
表示領域面内分布を小さく抑えることが可能である。

しかしながら、この構造では、ゲート電極１１を形成す
るに当たり信号線２を表示電極１４に向かって突出させ
、本来表示電極１４となるべき部分に下レイン電極１３
やソース電極１５が形成されるため、画素の開口部面積
が減少し光透過率が低くなるという問題が生じる。更に
、ＴＦＴサイズが第５図に示した場合に比べ大きくなる
ため、必然的にソース・ゲート間容ｆｆｉｃｇｓが大き
くなってしまう。この結果、液晶の誘電率の変動や表示
電極・共通電極間距離の表示領域面内分布等による画素
容量ｃｐｃｌの変動によって、ΔＶの変動が大きくなっ
てしまう。そこで、補助容量線１７の面積を増加させて
補助容量を増加させることにより、Δ■の変動を抑える
方法が考えられる。しかしながら、補助容量線１７は例
えば製造工程簡略化を目的として金属膜で形成されるこ
とが多く、更に、光透過率が低下することになる。

この発明は、このような事情に鑑みてなされたものであ
る。

［発明の構成コ（課題を解決するための手段）この発明は、絶縁基板上でゲート電極、ゲート絶縁膜、
半導体膜、ソース電極及びドレイン電極から構成される
ＴＰＴを、ゲート電極と一体の行選択線及びドレイン電
極と一体の列選択線の交点付近に配置してマトリックス
状にし、且つソース電極に画素電極を接続してなるアレ
イ基板と、絶縁基板上に共通電極を形成してなる対向基
板との間に液晶を挟持してなるアクティブマトリックス
型液晶表示素子についてのものである。そして、ソース
電極とドレイン電極は行選択線の長手方向に沿って並べ
られ、且つドレイン電極は凹部を有し、ソース電極はこ
の凹部に挿入された形状である。

（作　用）この発明では、ソース電極とドレイン電極の形状を工夫
することにより、ソース・ゲート間容量Ｃｇｓの表示領
域面内での変動を小さく抑えながら、一画素に占めるＴ
ＰＴの面積を小さくすることを可能にしている。

（実施例）以下、図面を参照してこの発明の詳細な説明する。

第、１図はこの発明の一実施例におけるアレイ基板上の
一画素部分を示す平面図である。第１図において、ＴＰ
Ｔ２０は行選択線２１と一体のゲート電極２２、列選択
線２３と一体のドレイン電極２４、表示電極２５に接続
されたソース電極２６及び半導体層２７から構成されて
いる。そして、行選択線２１の長手方向２８に垂直な方
向に、ソース電極２６を挟んで両側にドレイン電極２４
を設けている。また、ドレイン電極２４は１つの凹部２
９を有する形状例えば“Ｕ°字形であり、ソース電極２
６は凹部２９に挿入された形になっている。更に、ＴＦ
Ｔ２０のチャネル長を第５図や第７図の場合と同様にす
るため、対向するドレイン電極２４の凹部２９及びソー
ス電極２６の先端部は、半円形になっている。そして、
表示電極２５の下部に、行選択線２１と概略平行な方向
に補助容量線３０を形成している。

第２図はこの発明の一実施例における一画素部分の断面
図であり、第１図におけるＡ−Ａ−断面を矢印方向から
みたときに相当する。第２図において製造工程に従って
説明すると、例えばガラスからなる絶縁基板４０の一生
面上には、例えば遮光性材料であるＣｒ（クロム）膜を
スパッタ法で被膜した後、所定の形状にフォトエツチン
グすることによりゲート電極２２が形成され、更に、こ
れを覆うように例えば酸化シリコン（ＳｉＯｘ）からな
るゲート絶縁膜４１がプラズマＣＶＤ法により形成され
ている。ここで、図示はしていないが、ゲート電極２２
が形成される際に、同じ工程で行選択線２１と補助容量
線３０も形成される。

また、ゲート絶縁膜４１が、第１図におけるゲート電極
２２とソース電極２６の間に介在する絶縁膜である。そ
して、ゲート絶縁膜４１のゲート電極２２に対向する部
分には、例えばｉ型の水素化アモルファスシリコン（ａ
−８ｔ：Ｈ）からなる半導体層２７がプラズマＣＶＤ法
を利用して形成されており、更に、半導体層２７上には
互いに電気的に分離されたｎ型ａ−８ｉ：Ｈからなるド
レイン領域４２とソース領域４３が、同じくプラズマＣ
ＶＤ法を利用して設けられている。そして、半導体層２
７のソース領域４３側に隣接するゲート絶縁膜４１上に
は、例えばＩ’ＴＯ（インジウム・チン・オキサイド）
膜をスパッタ法で被膜した後、所定の形状にフォトエツ
チングすることにより表示電極２５が設けられている。

また、ソース領域４３にはソース電極２６の一端が接続
され、ソース電極２６の他端は表示電極２５上に延在し
て接続されている。更に、ドレイン領域４２にはドレイ
ン電極２４の一端が接続されている。ここで、ドレイン
電極２４とソース電極２６は、例えばＭｏ（モリブデン
）膜とＡＩ（アルミニウム）膜とをスパッタ法で順次被
膜した後、所定の形状にフォトエツチングするという同
じ工程で形成しており、また、図示はしていないが、第
１図における列選択線２３もドレイン電極２４とソース
電極２６と同じ工程で形成している。こうして、所望の
アレイ基板４４が得られる。一方、例えばガラスからな
る絶縁基板４５の一生面上には、例えばＩＴＯからなる
共通電極４６が形成されることにより、対向基板４７が
構成されている。そして、アレイ基板４４の一生面上に
は、更に全面に例えば低温キュア型のポリイミド（ＰＩ
）からなる配向膜４８が形成されており、また、＝、を
内基板４７の一生面上にも全面に同じく、例えば低温キ
ュア型のポリイミドからなる配向膜４９が形成されてい
る。そして、アレイ基板４４と対向基板４７の一生面上
に、各々の配向膜４ｇ、４９を所定の方向に布等でこす
ることにより、ラビングによる配向処理がそれぞれ施さ
れるようになる。更に、アレイ基板４４と対向基板４７
とは互いの一生面側が対向し且つ互いの配向軸が概略９
０°をなすように組み合わせられ、これにより得られる
間隙には液晶５０が挟持されている。そして、アレイ基
板４４と対向基板４７の他主面側には、それぞれ偏光板
５１．５２が被着されており、アレイ基板４４と対向基
板４７のどちらか一方の他主面側から照明を行う形にな
っている。

この実施例では、行選択線２１の長手方向２８に沿う形
で、“Ｕ”字形のドレイン電極２４とこの凹部に挿入さ
れたソース電極２６を形成することにより、長手方向２
８でのアライメント誤差に起因したゲート・ソース問答
ＨＣｇｓの変動を少なくすることができる。実際に、こ
の実施例は第５図に示した従来例の場合に比べ、フリッ
カ現象による表示不良が大幅に減少した。また、ＴＰＴ
２Ｇのソース電極２６をドレイン電極２４に挿入して形
成することにより、ソース電極２６の外周部を有効にチ
ャネル部形成に利用できるため、ＴＰＴ２０のサイズを
縮小することができる。実際に、この実施例は第７図に
示した従来例の場合に比べ、Ｃｇｓは１６％減少し、透
過率は補助容量減少の効果を含めて１９％増加した。

第３図はこの発明の他の実施例におけるアレイ基板上の
一画素部分を示す平面図である。この実施例は第１図に
示した実施例と比べ、ドレイン電極２４とソース電極２
６の形状が異なっている。

即ち、ドレイン電極２４は２つの凹部２９を有する形状
例えば“Ｈ”文字を９０″回転させてなる形状であり、
ソース電極２６はドレイン電極２４の両側に２つに分割
され凹部２９に挿入された形になっている。また、ＴＦ
Ｔ２０のチャネル長を第５図や第７図の場合と同様にす
るため、対向するドレイン電極２４の凹部２９及びソー
ス電極２６の先端部は、半円形になっている。

この実施例では、行選択線２１の長手方向２８に沿う形
で、“Ｈ“字形を９０”回転させた形状のドレイン電極
２４とこの凹部に挿入されたソース電極２６を形成する
ことにより、長手方向２８のみならずこれに直交する方
向でのアライメント誤差に起因したゲート・ソース問答
ＱＣｇＳの変動を少なくすることができる。実際に、こ
の実施例は第１図に示した実施例よりも更に、フリッカ
現象による表示不良が減少した。また、第１図に示した
実施例と同様に、ソース電極２６をドレイン電極２４に
挿入して形成することにより、ソース電極２６の外周部
を有効にチャネル部形成に利用できるため、ＴＦＴ２０
のサイズを縮小することができる。実際に、この実施例
は第７図に示した従来例の場合に比べ、Ｃｇｓは１５％
減少し、透過率は補助容量減少の効果を含めて１２％増
加した。

なお、今までの実施例において、対向するドレイン電極
２４とソース電極２６の端部は半円形としていたが、こ
の形状は多角形等であってもよい。

また、ソース電極２６は一つに繋げられていても或いは
２個以上に分割されていてもよく、また、補助容量線３
０は必要なければ特に設けなくても支障はない。

［発明の効果］この発明は、ドレイン電極とソース電極の形状を工夫す
ることにより、マスクアライメント誤差に起因するフリ
ッカ現象を軽減し、且つ光透過率の高い優れた表示性能
を有するアクティブマトリックス型液晶表示素子が得ら
れる。

【図面の簡単な説明】

第１図はこの発明の一実施例におけるアレイ基板上の一
画素部分の平面図、第２図は第１図に示した実施例にお
ける一画素部分の断面図、第３図はこの発明の他の実施
例におけるアレイ基板上の一画素部分の平面図、第４図
は従来のアクティブマトリクス型液晶表示素子の一例に
おける駆動原理を説明するための図、第５図は従来のア
クティブマトリックス型液晶表示素子の一画素分の一例
を示す概略図、第６図は従来のアクティブマトリックス
型液晶表示素子で用いられる電圧波形の一例を示す図、
第７図は従来のアクティブマトリックス型液晶表示素子
の一画素分の他の例を示す断面図である。２０・・・薄膜トランジスタ、２１・・・行選択線２３
・・・列選択線、　　　　２４・・・ドレイン電極２５
・・・表示電極、　　　　２６・・・ソース電極２７・
・・ドレイン電極、２８・・・長手方向２９・・・凹部
、　　　　　　４０．４５・・・絶縁基板４４・・・ア
レイ基板、　　４６・・・共通電極４７・・・対向基板
、　　　　５０・・・液晶代理人　弁理士　則　近　憲
　佑同　　　　竹　花　喜久男第１図第３図第２図第４図（ａ）（ｂ）第図第図第図

Claims

【特許請求の範囲】

絶縁基板上でゲート電極、ゲート絶縁膜、半導体膜、ソ
ース電極及びドレイン電極から構成される薄膜トランジ
スタを、前記ゲート電極と一体の行選択線及び前記ドレ
イン電極と一体の列選択線の交点付近に配置してマトリ
ックス状にし、且つ前記ソース電極に画素電極を接続し
てなるアレイ基板と、絶縁基板上に共通電極を形成して
なる対向基板との間に液晶を挟持してなるアクティブマ
トリックス型液晶表示素子において、前記ソース電極と
前記ドレイン電極は前記行選択線の長手方向に沿って並
べられ、且つ前記ドレイン電極は凹部を有し、前記ソー
ス電極は前記凹部に挿入された形状であることを特徴と
するアクティブマトリックス型液晶表示素子。