JPH0588905A - マイクロコントローラ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】内部においてプログラム命令をストアするため
のスタティックＲＡＭおよびプログラム命令を外部のソ
ースから得、かつスタティックＲＡＭにおいてプログラ
ム命令をストアするためのプログラムインターフェイス
を含むマイクロコントローラに関する。 【構成】ストアされたプログラム命令を実行するための
実行ユニット20を含む型のマイクロコントローラ10にお
いて、プログラム命令をストアするための、かつプログ
ラム命令をストアするためのメモリ手段を含むメモリシ
ステム12と、スタティックＲＡＭ14を含むメモリ手段
と、スタティックＲＡＭ14に結合され、かつプログラム
命令の外部ソースに結合されるように配置され、スタテ
イックＲＡＭ14にプログラム命令の外部ソースからのプ
ログラム命令を与えることによってスタティックＲＡＭ
14をプログラミングするプロググラムインターフェイス
16手段とで成る。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】この発明は一般的に内部にストアされた
プログラム命令に応答して命令を実行するマイクロコン
トローラに関するものである。より特定的には、この発
明は内部においてプログラム命令をストアするためのス
タティックランダムアクセスメモリおよびプログラム命
令を外部のソースから得、かつスタティックランダムア
クセスメモリにおいてプログラム命令をストアするため
のプログラムインターフェイスを含むマイクロコントロ
ーラに関するものである。さらにより特定的には、この
発明はプログラム命令の外部のソースがマイクロプロセ
ッサであり、かつマイクロコントローラがマイクロプロ
セッサに対してスレーブとして動作するように配置され
ているマイクロコントローラに関するものである。

【０００２】マイクロプロセッサに相関して使用され、
かつこのようなマイクロプロセッサに対して従属装置と
して動作するマイクロコントローラは技術においてよく
知られている。このようなマイクロコントローラは内部
のメモリに存するプログラム命令に応答し命令実行を達
成する。しかしながら、このような実行はマイクロプロ
セッサから受信されたコマンドを介して開始される。し
たがって、このようなマイクロコントローラは、それら
自身のプログラム命令の組によって指令される命令を実
行するのではあるが、マイクロプロセッサからのコマン
ドでそうするのであるから、マイクロプロセッサに対し
てのストレーブである。

【０００３】プログラム命令をストアするための現在の
マイクロコントローラにおいて使用されているメモリ
は、リードオンリメモリかまたは消去可能なプログラマ
ブルリードオンリメモリかのどちらかの形を取る。リー
ドオンリメモリは、プログラム命令のようなデータがメ
モリに永久にストアされるメモリである。一旦このよう
なメモリがプログラムされれば、メモリはその後更新さ
れたり変更されたりできない。消去可能なプログラマブ
ルリードオンリメモリは、ストアされたデータが永久に
ストアされるのではないが、電子的に更新されまたは修
正されることができるメモリである。このようなデータ
メモリ修正またはプログラミングは別個の外部のプログ
ラミング装置によって達成されねばならない。

【０００４】このようなリードオンリメモリおよび消去
可能なプログラマブルリードオンリメモリは、それらが
使用されているマイクロコントローラにプログラム命令
を与えることにおいて一般的に成功してきたが、それら
はいくつかの制限を提示してきた。１つの主な制限は、
これらのメモリを使用するマイクロコントローラが特別
のフォーマットの命令コードに対して制限され、したが
ってただ１つの応用に制限されるということであった。
したがって、リードオンリメモリを使用するマイクロコ
ントローラは、リードオンリメモリが使用されるように
プログラムされている特別の型のマイクロプロセッサ以
外の他のどのプロセッサでの使用にも適さないであろ
う。たとえば、もしプログラム命令変更または更新が更
新されたマイクロプロセッサによって必要とされれば、
新しいリードオンリメモリを有する完全に新しいマイク
ロコントローラが必要とされるであろう。

【０００５】消去可能なプログラマブルリードオンリメ
モリの場合は、もし、消去可能なプログラマブルリード
オンリメモリが互換性があるように最初にプログラムさ
れたマイクロプロセッサの更新された変形または異なっ
た型のマイクロプロセッサにこのようなメモリが組込ま
れているマイクロコントローラを使用することが所望さ
れるならば、マイクロコントローラは物理的にそのシス
テムから取除かれねばならず、それからメモリは外部の
別個の電子プログラマによって再プログラムされねばな
らないであろう。

【０００６】この発明のマイクロコントローラは、リー
ドオンリメモリ、または消去可能なプログラマブルリー
ドオンリメモリの代わりにスタティックランダムアクセ
スメモリを利用するマイクロコントローラを提供するこ
とにより先行技術のマイクロコントローラの上記の制限
を克服する。スタティックランダムアクセスメモリは、
マイクロコントローラおよびスタティックランダムアク
セスメモリを基礎にしたマイクロコントローラを利用す
るシステムが初期設定されるごとに再プログラムされね
ばならないという点で揮発性メモリであるが、マイクロ
コントローラは一般的にマイクロプロセッサに対する従
属装置として動作するのであるから、マイクロプロセッ
サはスタティックランダムアクセスメモリにプログラム
命令を与えるための外部のプログラミングソースとして
役立ち得る。大抵のマイクロプロセッサはダイナミック
ランダムアクセスメモリによって通常与えられる多量の
メモリ空間を有する。結果として、マイクロコントロー
ラプログラム命令を維持するためのメモリ空間の量はマ
イクロプロセッサメモリのほんの小さい部分を示す。ま
た、スタティックランダムアクセスメモリをプログラム
するのに必要な時間は、比較的短く、かつ初期設定にお
いてマイクロプロセッサがメモリのその標準の検査等を
するのに必要な初期設定時間にほんの少量の時間を加え
る。したがって、この発明のマイクロコントローラは外
部メモリにおいてそのプログラム命令が維持されること
を許容する。また、もし異なったマイクロプロセッサが
マイクロコントローラで動作するために選択されるなら
ば、マイクロコントローラのスタティックランダムアク
セスメモリは新しいマイクロプロセッサに対して互換性
があるように新しいマイクロプロセッサによってプログ
ラムされ得る。

【０００７】これ以降に分かるように、この発明のマイ
クロコントローラは動作命令でスタティックランダムア
クセスメモリをプログラムするためにスタティックラン
ダムアクセスメモリにアドレス指定し、かつマイクロプ
ロセッサからプログラム命令を得るプログラムインター
フェイスを含む。この発明のマイクロコントローラは、
また、プログラミングが終了した後マイクロプロセッサ
によってスタティックランダムアクセスメモリにおいて
ストアされたプログラム命令が検証され得ることを可能
にするプログラム検証器を含む。

【０００８】

【発明の概要】この発明は、ストアされたプログラム命
令を実行するための実行ユニットを含む型のマイクロコ
ントローラにおいて、プログラム命令をストアするため
の、かつプログラム命令をストアするためのメモリ手段
を含むメモリシステムと、スタティックランダムアクセ
スメモリを含むメモリ手段と、スタティックランダムア
クセスメモリに結合され、かつプログラム命令の外部ソ
ースに結合されるように配置され、スタティックランダ
ムアクセスメモリにプログラム命令の外部ソースからの
プログラム命令を与えることによってスタティックラン
ダムアクセスメモリをプログラミングするプログラムイ
ンターフェイス手段とを提供する。

【０００９】この発明はさらに、マイクロコントローラ
がそれ自身のプログラム命令の組を実行するための実行
ユニットと、マイクロプロセッサからのプログラム命令
を得、かつプログラム命令を内部にストアするためのメ
モリシステムとを含む型であって、マイクロプロセッサ
に結合されるように適合され、マイクロプロセッサに対
してストレーブとして動作するように配置された型のマ
イクロコントローラを提供する。マイクロコントローラ
は、スタティックランダムアクセスメモリに結合され、
マイクロプロセッサに結合されるように配置され、マイ
クロプロセッサからプログラム命令を得るためのプログ
ラミング手段とを含む。プログラミング手段は、記憶場
所にアドレス指定し、かつスタティックランダムアクセ
スメモリの記憶場所にプログラム命令をストアするため
のアドレス発生器を含む。

【００１０】新規であると信じられるこの発明の特徴は
前掲の特許請求の範囲において詳細に述べられている。
この発明は、その他の目的と利点と共に、添付の図面に
関連して以下の説明を参照されることによって最もよく
理解され得、いくつかの図面では同じ参照番号が同一の
要素を表わす。

【００１１】

【好ましい実施例の説明】図１を参照して、この発明を
実施するマイクロコントローラ１０が図示されている。
マイクロコントローラ１０はマイクロプロセッサ２２と
キーボード２４に作動的に相関して示されている。マイ
クロコントローラ１０は、一般的には、スタティックラ
ンダムアクセスメモリ１４と、プログラムインターフェ
イス１６と、プログラム検証器１８を含むこの発明を実
施するメモリシステム１２を含む。マイクロコントロー
ラ１０はさらに実行ユニット２０を含む。

【００１２】スタティックランダムアクセスメモリ１４
と、プログラムインターフェイス１６と、プログラム検
証器１８とを含むメモリシステム１２を除いて、この好
ましい実施例に従ったマイクロコントローラ１０は、好
ましくは、技術においてよく知られた型の８０４２等価
のＩＢＭ ＰＣ／ＡＴキーボードマイクロコントローラ
である。また、よく知られた態様では、スタティックラ
ンダムアクセスメモリ１４は、８０４２マイクロコント
ローラにおいて以前利用されていたリードオンリメモリ
または消去可能なプログラマブルリードオンリメモリに
対する直接の代用物になるように構成されてもよい。

【００１３】マイクロプロセッサは、好ましくは、技術
においてよく知られている型の２８６基礎にしたマイク
ロプロセッサであり、かつキーボード２４は技術におい
てよく知られているＩＢＭ ＰＣ／ＡＴ型キーボードで
あってもよい。当業者によって理解されるであろうよう
に、８０４２マイクロコントローラは２８６基礎にした
マイクロプロセッサをＩＢＭ ＰＣ／ＡＴ型キーボード
にインターフェイスするためによく使用される。このよ
うな適用では、８０４２マイクロコントローラは、マイ
クロプロセッサからのコマンドのもとでマイクロコント
ローラの内部メモリ内にストアされたプログラム命令に
よって指示される命令を実行ユニット２０が実行する状
態でマイクロプロセッサに対してストレーブとして動作
する。

【００１４】スタティックランダムアクセスメモリ１４
は多重ビットのデータの形状であるマイクロコントロー
ラ１０に対するプログラム命令をストアするために設け
られる。メモリ１４はスタティックランダムアクセスメ
モリなので、プログラム命令はマイクロプロセッサ２
２、マイクロコントローラ１０、およびキーボード２４
の各初期設定と同時にメモリ１４内にプログラムされね
ばならない。この目的のために、マイクロプロセッサ２
２はスタティックランダムアクセスメモリ１４に対する
プログラム命令の外部ソースとして役立つ。

【００１５】プログラムインターフェイス１６はマイク
ロプロセッサ２２からのプログラム命令を得、かつメモ
リをプログラムするためにメモリ１４にプログラム命令
を与えるためのプログラミング手段として役立つ。この
目的のために、プログラムインターフェイス１６は平行
な多重ビット両指向性バス２６によってマイクロプロセ
ッサ２２に結合される。プログラムインターフェイス１
６は別の多重ビット並列バス２８を渡って多重ビットの
データによって示されるプログラム命令をスタティック
ランダムアクセスメモリ１４に順に伝える。

【００１６】一旦スタティックランダムアクセスメモリ
１４がそのプログラム命令でプログラムされると、プロ
グラム検証器１８はマイクロプロセッサ２２が、検証目
的のためにスタティックランダムアクセスメモリ１４に
おいてストアされているプログラム命令を読出すことを
可能にする。別の多重ビット平行バス３０はスタティッ
クランダムアクセスメモリ１４を、そこにストアされた
プログラム命令をプログラム検証器１８に与えるために
プログラム検証器１８に結合する。これ以降に分かるよ
うに、プログラム検証器１８は、さらに、プログラム命
令多重ビットバイトのデータのすべての合計を示す多重
ビットワードを発生するための合計手段と、発生された
多重ビット合計ワードをマイクロプロセッサ２２に伝え
るための伝達手段とを含む。マイクロプロセッサ２２
は、好ましくは、さらに他の検証のためにプログラム命
令多重ビットバイトのデータのすべての知られた合計を
表わす予め定められた多重ビットワードと発生された多
重ビット合計ワードを比べるように配置される。さらに
他の多重ビット並列バス３２はプログラム検証器１８を
プログラムインターフェイス１６に結合する。バス３２
はマイクロプロセッサ２２によって読出されたプログラ
ム命令と発生されたプログラム命令の多重ビット合計ワ
ードをプログラムインターフェイス１６に伝達する。こ
れ以降に分かるように、プログラムインターフェイスは
マイクロプロセッサ２２によって読出されるプログラム
命令とプログラム命令の発生された多重ビット合計ワー
ドとをマイクロプロセッサ２２に伝達するためのバス２
６に結合されるように適合される別の多重ビット並列バ
スを含む。

【００１７】スタティックランダムアクセスメモリ１４
のプログラミングは１組の制御線３４を介してマイクロ
プロセッサ２２によって開始される。図２を参照してわ
かるように、プログラムインターフェイス１６はスタテ
ィックランダムアクセスメモリ１４内のアドレス指定可
能な複数個の記憶場所に対応する多重ビットアドレスを
発生するためのアドレス発生器を含む。スタティックラ
ンダムアクセスメモリ１４がプログラムされるとき、プ
ログラムインターフェイスはスタティックランダムアク
セスメモリ記憶場所をアドレス指定し、かつスタティッ
クランダムアクセスメモリ１４の複数個の記憶場所内に
プログラム命令をストアするためにマイクロプロセッサ
２２からのプログラム命令をスタティックランダムアク
セスメモリ１４に与える。

【００１８】スタティックランダムアクセスメモリ１４
をプログラムすることが完了した後、メモリシステム１
２はマイクロプロセッサ２２からの制御信号に応答する
プログラムモードの状態のままである。プログラム検証
器１８は、それからスタティックランダムアクセスメモ
リ１４にストアされるプログラム命令およびプログラム
命令のすべての発生された多重ビット合計ワードを検証
目的のためにプログラムインターフェイス１６を介して
マイクロプロセッサ２２に与える。スタティックランダ
ムアクセスメモリ１４のプログラミングが一旦検証され
れば、メモリシステム１２はマイクロプロセッサ２２か
らの制御信号に応答し、プログラムインターフェイス１
６内でのメモリアドレス発生が終了し、かつ実行ユニッ
ト２０が、実行ユニット２０によって必要とされるプロ
グラム命令を得るために、実行ユニット２０がスタティ
ックランダムアクセスメモリ１４のアドレス指定可能な
記憶場所にアドレス指定することを可能にするように、
プログラムインターフェイス１６に結合される動作モー
ドに入る。この目的のために、実行ユニット２０は別の
多重ビットバス３６によってプログラムインターフェイ
ス１６に結合される。

【００１９】図２を参照して、スタティックランダムア
クセスメモリ１４、プログラムインターフェイス１６お
よびプログラム検証器１８を含むより詳細なメモリシス
テム１２を示している。プログラムインターフェイス１
６は一般的には、図１に示されている多重ビットバス２
６、アドレス発生器４２、マルチプレクサ４４、および
デコーディング手段４６に結合されるように適合される
多重ビット並列データバス４０を含む。

【００２０】デコーディング手段４６は制御信号をマイ
クロプロセッサ２２から受信するために制御線３４ａ、
３４ｂおよび３４ｃに結合されるように配置される。制
御線３４ａは、独特の多重ビットアドレスを有し、かつ
アドレス可能化およびチップ選択信号を伝達するプログ
ラムインターフェイス１６を、マイクロプロセッサ２２
がこれを介してアドレス指定する多重ビット並列バスを
含む。デコーディング手段４６は、プログラム命令がス
タティックランダムアクセスメモリ１４に書込まれるべ
きであることを示すための制御線３４ｂを渡るマイクロ
プロセッサからの書込み制御信号と、スタティックラン
ダムアクセスメモリのプログラミングが検証されるべき
であることを示す制御線３４ｃを渡る読出し制御信号を
受信する。

【００２１】デコーディング手段４６は第１のデコーダ
５０、第２のデコーダ５２、第３のデコーダ５４および
第４のデコーダ５６を含む。デコーディング手段４６は
さらにレジスタ５８およびＯＲゲート６０を含む。

【００２２】第１のデコーダ５０はこれらの線上で受信
された制御信号に応答してレジスタ５８にクロック信号
を与えるために制御線３４ａおよび３４ｂに結合され
る。レジスタ５８は、スタティックランダムアクセスメ
モリ１４がプログラムされるべきとき、マイクロプロセ
ッサからの論理０を受信するために入力６２がバス４０
の導体の１つに結合される。レジスタ５８の出力は第
２、第３および第４のデコーダ５２、５４および５６の
各々の一方入力にそれぞれ結合される。レジスタ５８
は、スタティックランダムアクセスメモリがプログラム
されるべき時、その出力にラッチされた論理ゼロプログ
ラムモード選択信号を与える。それは、その入力６２に
おいてマイクロプロセッサからの論理０を最初に受信
し、それから第１のデコーダ５０からクロック信号を受
信した後、プログラムモード選択信号を与える。プログ
ラミングおよび検証が終了した後、マイクロプロセッサ
２２はレジスタ５８の入力６２に論理１を与え、かつデ
コーダ５０がレジスタ５８に別のクロック信号を与える
ことを引起こすために線３４ａおよび３４ｂ上に制御信
号を与える。これによりレジスタ５８はメモリシステム
１２が動作モードにもどるためにその出力にラッチされ
た論理１動作モード選択信号を与える。このことは、実
行ユニットに、その必要とされる実行を達成するための
必要なプログラム命令を得るためにスタティックランダ
ムアクセスメモリ１４にアドレス指定することを許容す
る。

【００２３】第２のデコーダ５２はレジスタ５８の出力
に結合される入力と、バス３４ａに結合される入力と、
制御線３４ｂに結合される入力とを有する。デコーダ５
２は、その入力において受信された制御信号に応答して
スタティックランダムアクセスメモリ１４のプログラミ
ング前にメモリシステムを再設定するための初期設定信
号を線６４に与える。

【００２４】第３のデコーダ５４はレジスタ５８の出力
に結合される入力と、バス３４ａに結合される入力と、
制御線３４ｂに結合される入力、および制御線３４ｃに
結合される入力とを有する。それは、スタティックラン
ダムアクセスメモリ１４からの読出しまたは書込みすべ
きデータの各バイト毎にその入力における制御信号に応
答して、線６６および６８上に書込データおよび読出デ
ータストローブ信号を与える。

【００２５】第４のデコーダ５６は、レジスタ５８の出
力に結合される入力と、バス３４ａに結合される入力
と、制御線３４ｃに結合される入力とを含む。それは、
プログラム命令の発生された多重ビット合計がマイクロ
プロセッサ２２に伝達されることを引起こすためにその
入力において制御信号に応答して検査合計ワードストロ
ーブ信号を線７０に与える。

【００２６】アドレス発生器４２はＯＲゲート６０の出
力に結合されるクロック入力７４を有するアドレスカウ
ンタ７２を含む。カウンタ７２はまた、マルチプレクサ
４４の多重ビット入力７８に結合される多重ビット出力
７６を含む。

【００２７】各多重ビットバイトのデータがスタティッ
クランダムアクセスメモリに書込まれまたはそれから読
出されるとき、ＯＲゲート６０は線６６または６８の１
つからストローブ信号を受信する。ＯＲゲート６０の入
力８０および８２は反転入力であり、そのため読出しお
よび書込みストローブ信号はそれらが論理０のとき活性
である。ストローブ信号に応答して、ＯＲゲート６０は
アドレスカウンタ７２にクロック信号を与える。アドレ
スカウンタ７２は好ましくは、第１のメモリロケーショ
ンから始まりスタティックランダムアクセスメモリ１４
の最後のメモリロケーションで終わる連続した順序で多
重ビットメモリロケーションアドレスを発生する指標型
である。

【００２８】マルチプレクサ４４は、実行ユニット２０
からのメモリロケーションアドレスを受信するためのバ
ス３６を介してマイクロコントローラの実行ユニット２
０に結合されるように配置される別の多重ビット入力８
４を含む。マルチプレクサは、レジスタ５８の出力から
その入力８８において受信するモード選択信号に応答し
て、メモリ１４の多重ビットアドレス入力８６にアドレ
ス発生器４２または実行ユニット２０を選択的に結合す
る。メモリシステム１２がプログラムモードであると
き、レジスタ５８は、マルチプレクサ４４がスタティッ
クランダムアクセスメモリ１４のアドレス入力８６にア
ドレス発生器４２の出力７６を結合することを引起こす
ために論理０を与えるであろう。メモリシステムが動作
モードであるときは、メモリ１４からプログラム命令を
実行ユニットが得ることを許容するために、マルチプレ
クサ４４は、マルチプレクサ４４がスタティックランダ
ムアクセスメモリ１４のアドレス入力８６に実行ユニッ
ト２０を結合することを引起こすため、レジスタ５８か
らの論理１をその入力８８で受信するであろう。

【００２９】最後にプログラムインターフェイス１６は
バッファ９０を含む。バッファ９０はスタティックラン
ダムアクセスメモリ１４の多重ビットデータ入力９２に
多重ビットバス４０を結合する。

【００３０】プログラム検証器１８は第１のトライステ
ートバッファ９４、第２のトライステートバッファ９
６、レジスタ９８および排他的ＯＲゲート１００を含
む。プログラム検証器１８は、プログラム命令がマイク
ロプロセッサ２２によって検証のために読出されると
き、メモリ１４においてストアされるプログラム命令を
受信するためのスタティックランダムアクセスメモリの
多重ビット出力１０２に結合される。図２において示さ
れている回路は、この発明を実施する際に、プログラム
命令を形成する多重ビットワードのビット毎に複製され
るであろう。この好ましい実施例に従って、スタティッ
クランダムアクセスメモリ１４においてストアされたデ
ータの多重ビットバイトの各々は８ビットを含む。した
がって、プログラム検証器１８として示されているよう
な回路が、スタティックランダムアクセスメモリ１４に
おいてストアされるプログラム命令の検証を可能にする
のに、８個必要とされるであろう。これらの付加的な回
路は図面を過度に複雑にしないようにはぶかれた。

【００３１】第１のトライステートバッファ９４の入力
はスタティックランダムアクセスメモリ１４の出力１０
２に結合される多重ビットバス１０４の導体の１つに結
合される。トライステートバッファ９４の出力は多重ビ
ットバス４０に結合される。データの各バイトがスタテ
ィックランダムアクセスメモリ１４からマイクロプロセ
ッサ２２によって読出されるとき、第３のデコーダ５４
はトライステートバッファ９４の制御入力に結合される
線６８上に読出ストローブを与える。読出ストローブ信
号を受信することに応答し、トライステートバッファ９
４はその各々の線上に含まれるビットの値を多重ビット
バス４０の導体の各々１つに伝達する。結果として、ス
タティックランダムアクセスメモリ１４においてストア
されているデータのバイトが、スタティックランダムア
クセスメモリ１４においてストアされるプログラム命令
を検証するために、マイクロプロセッサ２２にデータの
バイトを読出することを許容するためにプログラムイン
ターフェイス１６を介してマイクロプロセッサ２２に伝
達される。

【００３２】第２のトライステートバッファ９６、レジ
スタ９８、および排他的ＯＲゲート１００は上記のビッ
トに対するプログラム検証器１８の合計手段を含む。排
他的ＯＲゲート１００の１つの入力はトライステートバ
ッファ９４の入力が結合されるバス１０４の同じバス導
体に結合される。排他的ＯＲゲート１００の他の入力は
レジスタ９８の出力１０６に結合される。排他的ＯＲゲ
ート１００の出力はレジスタ９８のＤ入力１０８に結合
される。

【００３３】レジスタ９８は読出ストローブ信号を受信
するための線６８に結合されるクロック入力１１０およ
び第２のデコーダ５２からの初期設定信号を受信するた
めの線６４に結合される反転リセット入力１１２を含
む。レジスタ９８の出力１０６はトライステートバッフ
ァ９６の入力に結合される。トライステートバッファ９
６の出力は、バス４０の導体の各々に発生された多重ビ
ット合計ワードのビットの最終の合計された値を与える
ためにバス４０に結合される。トライステートバッファ
の制御入力は第４のデコーダ５６からの検査合計ストロ
ーブ信号を受信するための線７０に結合される。活性論
理０である検査合計ストローブ信号は、マイクロプロセ
ッサによってすべてのプログラムされた命令が読出され
た後、トライステートバッファ９６がバス４０の各々の
導体に対応するビットの最終の合計を伝達することを引
起こす。

【００３４】マイクロコントローラ１０を利用するシス
テムが初期設定される毎に、スタティックランダムアク
セスメモリ１４はマイクロプロセッサ２２によってその
プログラム命令でプログラムされねばならない。このプ
ロセスを開始するために、マイクロプロセッサ２２は初
めにバス２６および４０の導体の１つを介して論理０信
号をレジスタ５８の入力６２に与える。またこの時に、
マイクロプロセッサは線３４ｂを介してアドレス可能化
信号およびチップ選択信号および書込信号と共に、バス
３４ａを介してメモリシステム１２のデコーディング手
段４６のアドレスを与える。これらの信号は、これらの
信号をデコードし、かつレジスタ５８にクロック信号を
与えるデコーダ５０に伝達される。

【００３５】レジスタ５８へのクロック信号は、論理０
プログラムモード選択信号を与えるために、その入力６
２における論理０レベルがレジスタ５８の出力において
ラッチされることを引起こす。プログラムモード選択信
号は、スタティックランダムアクセスメモリ１４の多重
ビットアドレス入力８６にマルチプレクサ４４の多重ビ
ット入力７８を結合するためにマルチプレクサ４４の入
力８８に伝達される。プログラムモード選択信号はま
た、デコーダ５２、５４および５６の各々の一方の入力
に、これらのデコーダをプログラムモードに設定するた
めにフィードバックされる。デコーダ５２の入力におけ
るデコーディング手段アドレス、書込制御信号およびプ
ログラムモード選択信号は、デコーダ５２がレジスタ９
８のリセット入力１１２のような、アドレスカウンタ７
２のリセット入力１１４および検証手段１８のレジスタ
の各リセット入力に論理０初期設定またはリセット信号
を与えることを引起こす。

【００３６】マイクロプロセッサ２２は、今、プログラ
ム命令がデータの多重ビットバイトによって表わされ、
プログラムインターフェイス１６を介してスタティック
ランダムアクセスメモリ１４にプログラム命令を伝達す
る用意ができている。データの各バイトがバス４０上で
伝達されるとき、デコーディング手段アドレス、書込制
御信号およびラッチされたプログラムモード選択信号
は、デコーダ５４が、スタティックランダムアクセスメ
モリ１４の読出／書込可能化入力１１６およびアドレス
カウンタ７２の入力７４におけるクロック信号を与える
ＯＲゲート６０の反転入力８０に伝達される論理０書込
データストローブ信号を線６６上に与えることを引起こ
す。データの各バイトで、クロック信号は、連続するデ
ータのバイトをスタティックランダムアクセスメモリ１
４の対応する連続のメモリロケーションにストアするた
めに、アドレスカウンタ７２が次のスタティックランダ
ムアクセスメモリロケーションアドレスにインクリメン
トすることを引起こす。データのバイトはバッファ９０
を介してバス２６を通りバス４０へ伝達され、かつスタ
ティックランダムアクセスメモリ１４の多重ビットデー
タ入力９２にバス２８を介して伝達される。

【００３７】この好ましい実施例に従って、スタティッ
クランダムアクセスメモリ１４はそのプログラム命令を
規定するためのデータの２０４８バイトに対するメモリ
ロケーションを含む。データのすべての２０４８バイト
がスタティックランダムアクセスメモリ１４にストアさ
れた後、マイクロプロセッサ２２は線３４ｂ上の書込制
御信号を終了させる。これによりデコーダ５２は、アド
レスカウンタ７２および図２において示されているレジ
スタ９８のような検証手段のレジスタの各々をリセット
するためのリセット信号を線６４上に再び与える。

【００３８】マイクロプロセッサがスタティックランダ
ムアクセスメモリ１４からデータの各バイトを読出すに
つれて、線３４ｃ上に読出制御信号を与えるとともにバ
ス３４ａ上にデコーディング手段４６のアドレスを与え
る。これらの信号は、ラッチされたプログラムモード選
択信号とともに、デコーダ５４がマイクロプロセッサに
よって読出されるべきデータのバイト毎に論理０読出デ
ータストローブ信号を線６８上に与えることを引起こ
す。

【００３９】アドレスカウンタがスタティックランダム
アクセスメモリ１４の次の連続するメモリロケーション
アドレスを発生することを引起こすために、データのバ
イトが読出されるたびに、読出データストローブ信号
は、アドレスカウンタ７２をクロック動作するためにＯ
Ｒゲート６０の反転入力８２に伝達される。読出データ
ストローブ信号はまた、トライステートバッファ９４の
制御入力、レジスタ９８のクロック入力、および検証手
段１８の他のレジスタのすべてのクロック入力に伝達さ
れる。読出データ信号は、トライステートバッファ９４
がバス３２上にバス４０に読出されているバイトのその
対応するビットの値を伝達することを引起こす。同様
に、検証手段１８の他のトライステートバッファは、マ
イクロプロセッサによって読出されるために、バス３２
上を並列にスタティックランダムアクセスメモリ１４に
ストアされたデータの各バイトをバス４０に伝達するた
めに、トライステートバッファ９４に並列に各バイトの
それらの対応するビットの値を同様に伝達するであろ
う。

【００４０】線６８上の読出データストローブ信号はま
た、検証手段１８のレジスタ９８のようなレジスタが、
プログラム命令データバイトのすべての水平パリティ検
査合計を発生することを引起こす。マイクロプロセッサ
２２によってすべてのデータのバイトが読出されたの
ち、デコーダ５６は検証手段１８のトライステートバッ
ファの各々の制御入力の各々に線７０を介して論理０検
査合計ストローブ信号を与える。示されているように、
トライステートバッファ９６は、線７０上の検査合計信
号を受信するとき、プログラム命令のすべての水平パリ
ティ検査合計を表わす発生された多重ビットワードをバ
ス４０を介してマイクロプロセッサに伝達するために、
他のトライステートバッファによって伝達される発生さ
れた多重ビット検査合計ワードの他のビットの値と並列
に、データバス４０上へそのＱ出力１０６上の値を伝達
するであろう。このことにより、マイクロプロセッサ
は、プログラム命令上のすべての水平パリティ検査合計
をプログラム命令のすべての知られた検査合計である予
め定められた多重ビットワードと比較することができ
る。もし発生された多重ワードが予め定められた多重ビ
ットワードと等しければ、マイクロプロセッサ２２はレ
ジスタ５８の入力６２に論理１信号を与えることによっ
てスタティックランダムアクセスメモリ１４のプログラ
ミングを終了させるであろう。マイクロプロセッサ２２
は、それから、レジスタ５８がその入力６２における論
理１レベルをその出力に伝達することを引起こすため
に、ラッチ５０がレジスタ５８にクロック信号を与える
ために、デコーディング手段のアドレスをバス３４ａ上
に、かつ書込制御信号を線３４ｂ上に与える。レジスタ
５８の出力における論理１動作モード選択信号はレジス
タ５８によってラッチされ、かつマルチプレクサ４４の
入力８８に伝達される動作モード選択信号である。動作
モード選択信号を受信することに応答して、マルチプレ
クサ４４はその入力８４をスタティックランダムアクセ
スメモリ１４の多重ビットアドレス入力８６に結合し、
実行ユニット２０がその発生されたメモリロケーション
アドレスをスタティックランダムアクセスメモリ１４に
与えることを許容する。これにより実行ユニット２０は
バス１０４上を実行ユニット２０に伝達されるスタティ
ックランダムアクセスメモリ１４からのその必要なプロ
グラム命令を得ることが可能になる。マイクロプロセッ
サ１０は、今、マイクロプロセッサ２２に対する従属装
置として上記された態様でマイクロプロセッサ２２に相
関して動作する。この好ましい実施例に従い、マイクロ
コントローラ１０は、そして、マイクロプロセッサ２２
がキーボード２４とインターフェースするのに目だつで
あろう。

【００４１】この発明の特別の実施例が示され記述され
たが、修正はなされてもよく、したがって、この発明の
真の精神および範囲内に属するすべてのこのような変化
および修正を前掲の特許請求の範囲において含むことが
意図される。

【図面の簡単な説明】

【図１】マイクロプロセッサとの動作関係において示さ
れているこの発明を実施するマイクロコントローラの概
略ブロック図である。

【図２】図１のこの発明を実施するマイクロコントロー
ラのプログラムインターフェイス、スタティックランダ
ムアクセスメモリ、およびプログラム検証器の概略図で
ある。

【符号の説明】

１０ マイクロコントローラ １４ スタティックランダムアクセスメモリ １６ プログラムインターフェイス １８ プログラム検証器 ２０ 実行ユニット

Claims (22)

【特許請求の範囲】
1. 【請求項１】 ストアされたプログラム命令を実行する
   ための実行ユニットを含む型のマイクロコントローラに
   おいて、前記プログラム命令をストアするためのメモリ
   システムが、 前記プログラム命令をストアするためのメモリ手段を含
   み、前記メモリ手段はスタティックランダムアクセスメ
   モリを含み、さらに前記スタティックランダムアクセス
   メモリに結合され、前記プログラム命令の外部ソースに
   結合されるように配置され、前記プログラム命令の前記
   外部ソースからの前記プログラム命令を前記スタティッ
   クランダムアクセスメモリに与えることによって前記ス
   タティックランアクセスメモリをプログラムするための
   プログラムインターフェイス手段を含むところのマイク
   ロコントローラ。
2. 【請求項２】 前記メモリシステムはさらに、前記プロ
   グラム命令の前記外部ソースが検証のために前記スタテ
   ィックランアクセスメモリにストアされている前記プロ
   グラム命令を読出すことができるようにするための読出
   可能化手段を含むプログラム検証手段を含む、請求項１
   に記載のマイクロコントローラ。
3. 【請求項３】 前記プログラムインターフェイス手段
   は、前記プログラム命令の前記外部ソースに結合される
   ように配置され前記外部ソースから前記プログラム命令
   を受信するための多重ビットバスを含み、かつ前記読出
   可能化手段は前記プログラム命令の前記外部ソースに前
   記ストアされたプログラム命令を伝達するために前記多
   重ビットバスと前記スタティックランアクセスメモリと
   の間に結合される、請求項２に記載のマイクロコントロ
   ーラ。
4. 【請求項４】 前記プログラム命令の各々はデータの多
   重ビットバイトであり、前記プログラム命令のすべての
   合計は予め定められた多重ビットワードであり、かつ前
   記メモリシステムはさらにすべての前記プログラム命令
   の水平検査合計を表わす多重ビットワードを発生するた
   めの前記スタティックランダムアクセスメモリに結合さ
   れる合計手段と、前記発生された多重ビットワードを前
   記予め定められた多重ビットワードと比較することがで
   きるように前記プログラム命令の前記外部ソースに前記
   発生された多重ビットワードを伝達するための伝達手段
   とを含むプログラム検証手段を含む、請求項１に記載の
   マイクロコントローラ
5. 【請求項５】 前記プログラムインターフェイス手段
   は、前記プログラム命令の前記外部ソースに結合される
   よう配置され前記外部ソースから前記プログラム命令を
   受信するための多重ビットバスを含み、かつ前記伝達手
   段は前記発生された多重ビットワードを前記プログラム
   命令の前記外部ソースに与えるために前記多重ビットバ
   スに結合される、請求項４に記載のマイクロコントロー
   ラ。
6. 【請求項６】 前記プログラム命令の各々はデータの多
   重ビットバイトであり、前記スタティックランダムアク
   セスメモリは前記データのバイトをストアするための複
   数個のメモリロケーションを含み、各前記メモリロケー
   ションは唯一のアドレスを有し、かつ前記プログラムイ
   ンターフェイス手段は前記メモリロケーションアドレス
   を前記スタティックランダムアクセスメモリに与えるた
   めに前記スタティックランダムアクセスメモリに結合さ
   れるアドレス発生器を含む、請求項１に記載のマイクロ
   コントローラ。
7. 【請求項７】 前記実行ユニットはまた、前記マイクロ
   コントローラの動作の間、前記ストアされたプログラム
   命令を得るための前記メモリロケーションアドレスを発
   生するために配置され、かつ前記プログラムインターフ
   ェイス手段はさらに、前記スタティックランダムアクセ
   スメモリのプログラミングの間、前記スタティックラン
   ダムアクセスメモリに前記プログラムインターフェイス
   手段の前記アドレス発生器を、または前記マイクロコン
   トローラの動作の間、前記スタティックランダムアクセ
   スメモリに前記実行ユニットを選択的に結合するための
   マルチプレクサを含む、請求項６に記載のマイクロコン
   トローラ。
8. 【請求項８】 前記プログラム命令の前記外部ソースは
   さらにプログラム制御信号を与えるように配置され、前
   記プログラムインターフェイス手段は、さらに、前記プ
   ログラム命令の前記外部ソースに結合されるよう配置さ
   れ、前記プログラム制御信号を受信するためのデコーデ
   ィング手段を含み、前記デコーディング手段は 前記制
   御信号に応答して前記スタティックランダムアクセスメ
   モリが前記プログラム命令でプログラムされるべきとき
   はプログラムモード選択信号を発生し、かつ前記マイク
   ロコントローラが動作されるべきときは動作モード選択
   信号を発生するためのものであり、かつ前記マルチプレ
   クサは前記モード選択信号に応答し、前記デコーディン
   グ手段に結合され、前記スタティックランダムアクセス
   メモリを前記プログラムモード選択信号に応答して前記
   アドレス発生器に、または前記動作モード選択信号に応
   答して前記実行ユニットに選択的に結合するためのもの
   である請求項７に記載のマイクロコントローラ。
9. 【請求項９】 前記メモリシステムはさらに前記プログ
   ラム命令の前記外部ソースが検証のために前記スタティ
   ックランダムアクセスメモリにストアされた前記プログ
   ラム命令を読出すことを可能にする読出可能化手段を含
   むプログラム検証手段を含み、かつ前記デコーディング
   手段は前記ストアされたプログラム命令の読出しの間、
   前記制御信号に応答して前記マルチプレクサに前記プロ
   グラム選択信号を与えるために配置される、請求項８に
   記載のマイクロコントローラ。
10. 【請求項１０】 前記プログラム命令の各々はデータの
    多重ビットバイトであり、前記プログラム命令の全ての
    合計は、予め定められた多重ビットワードであり、かつ
    前記プログラム検証手段はさらに、前記スタティックラ
    ンダムアクセスメモリに結合され前記プログラム命令の
    すべての検査合計を表わす多重ビットワードを発生する
    ための合計手段と、前記発生された多重ビットワードの
    前記予め定められた多重ビットワードとの比較を可能に
    するために前記プログラム命令の前記外部ソースに前記
    発生された多重ビットワードを伝達するための伝達手段
    とを含む、請求項９に記載のマイクロコントローラ。
11. 【請求項１１】 マイクロプロセッサに結合されるよう
    に適合され、かつ前記マイクロプロセッサに対してスト
    レーブとして動作するように配置された型のマイクロコ
    ントローラであって、前記マイクロコントローラはさら
    にそれ自身のプログラム命令の組を実行するための実行
    ユニットを含む型のものであり、前記マイクロコントロ
    ーラは前記マイクロプロセッサからの前記プログラム命
    令を得、かつ前記プログラム命令を内部にストアするた
    めのメモリシステムをさらに含み、前記マイクロコント
    ローラは、 前記プログラム命令をストアするための複数個のアドレ
    ス指定可能な記憶場所を有するスタティックランダムア
    クセスメモリと、 前記スタティックランダムアクセスメモリに結合され、
    かつ前記マイクロプロセッサに結合されるように配置さ
    れ、前記マイクロプロセッサからの前記プログラム命令
    を得、かつ前記記憶場所をアドレス指定しかつ前記スタ
    ティックランダムアクセスメモリの前記記憶場所内に前
    記プログラム命令をストアするためのアドレス発生器を
    含むためのプログラミング手段とを含むマイクロコント
    ローラ。
12. 【請求項１２】 前記プログラミング手段は前記マイク
    ロプロセッサから前記プログラム命令を得るように配置
    され、かつ前記アドレス発生器は前記マイクロプロセッ
    サの各初期設定に応答して前記スタティックランダムア
    クセスメモリの前記記憶場所をアドレス指定するように
    配置される、請求項１１に記載のマイクロコントロー
    ラ。
13. 【請求項１３】 前記アドレス発生器は連続する順番で
    前記スタティックランダムアクセスメモリの前記記憶場
    所をアドレス指定するためのアドレスカウンタを含む、
    請求項１２に記載のマイクロコントローラ。
14. 【請求項１４】 前記アドレスカウンタは前記マイクロ
    プロセッサの各初期設定に応答して前記アドレスカウン
    タをリセットするためのリセット手段を含む、請求項１
    ３に記載のマイクロコントローラ。
15. 【請求項１５】 前記メモリシステムは前記マイクロプ
    ロセッサが検証のために前記スタティックランダムアク
    セスメモリにストアされている前記プログラム命令を読
    出すことを可能にするための読出可能化手段を含むプロ
    グラム検証手段をさらに含む、請求項１１に記載のマイ
    クロコントローラ。
16. 【請求項１６】 前記プログラミング手段は前記マイク
    ロプロセッサに結合されるように配置され、前記マイク
    ロプロセッサからの前記プログラム命令を得るための多
    重ビットバスをさらに含み、かつ前記読出可能化手段は
    前記ストアされたプログラム命令を前記マイクロプロセ
    ッサに伝達するために前記スタティックランダムアクセ
    スメモリと前記多重ビットバスとの間に結合される、請
    求項１５に記載のマイクロコントローラ。
17. 【請求項１７】 前記プログラム命令の各々はデータの
    多重ビットバイトであり、前記プログラム命令のすべて
    の合計は予め定められた多重ビットワードであり、かつ
    前記メモリシステムはさらに、前記スタティックランダ
    ムアクセスメモリに結合され、前記プログラム命令のす
    べての合計を表わす多重ビットワードを発生するための
    合計手段と、前記マイクロプロセッサによる前記発生さ
    れた多重ビットワードの前記予め定められた多重ビット
    ワードとの比較を可能にするために前記マイクロプロセ
    ッサに前記発生された多重ビットワードを伝達するため
    の伝達手段とを含むプログラム検証手段を含む、請求項
    １１に記載のマイクロコントローラ。
18. 【請求項１８】 前記プログラミング手段は前記マイク
    ロプロセッサに結合されるよう配置され前記マイクロプ
    ロセッサからの前記プログラム命令を得るための多重ビ
    ットバスを含み、かつ前記伝達手段は前記マイクロプロ
    セッサに前記発生された多重ビットワードを与えるため
    に前記多重ビットバスに結合される、請求項１７に記載
    のマイクロコントローラ。
19. 【請求項１９】 前記実行ユニットはまた、前記マイク
    ロコントローラの動作の間、前記ストアされたプログラ
    ム命令を得るために前記記憶場所をアドレス指定するた
    めに配置され、かつ前記プログラミング手段はさらに、
    前記スタティックランダムアクセスメモリのプログラミ
    ングの間、前記スタティックランダムアクセスメモリに
    前記アドレス発生器を、前記マイクロコントローラの動
    作の間、前記スタティックランダムアクセスメモリに前
    記実行ユニットを選択的に結合するためのマルチプレク
    サを含む、請求項１１に記載のマイクロコントローラ。
20. 【請求項２０】 前記マイクロプロセッサはさらにプロ
    グラム制御信号を与えるために配置され、前記プログラ
    ムインターフェイス手段は前記マイクロプロセッサに結
    合されるよう配置され前記プログラム制御手段を受信す
    るためのデコーディング手段をさらに含み、前記デコー
    ディング手段は前記制御信号に応答し前記スタティック
    ランダムアクセスメモリが前記プログラム命令でプログ
    ラムされるべきとき、プログラムモード選択信号を発生
    し、かつ前記マイクロコントローラが動作されるべきと
    き、動作モード選択信号を発生するためのものであり、
    かつ前記マルチプレクサは前記デコーディング手段に結
    合され、かつ前記モード選択信号に応答し、前記プログ
    ラムモード選択信号に応答して前記アドレス発生器に、
    または前記動作モード選択信号に応答して前記実行ユニ
    ットに前記スタティックランダムアクセスメモリを選択
    的に結合するためのものである、請求項１９に記載のマ
    イクロコントローラ。
21. 【請求項２１】 前記メモリシステムは前記マイクロプ
    ロセッサが検証のために前記スタティックランダムアク
    セスメモリにストアされた前記プログラム命令を読出す
    ことを可能にするための読出可能化手段を含むプログラ
    ム検証手段をさらに含み、かつ前記デコーディング手段
    は前記ストアされたプログラム命令の読出しの間、前記
    制御信号に応答して前記マルチプレクサに前記プログラ
    ム選択信号を与えるために配置される、請求項２０に記
    載のマイクロコントローラ。
22. 【請求項２２】 前記プログラム命令の各々は多重ビッ
    トバイトのデータであり、前記プログラム命令のすべて
    の合計は予め定められた多重ビットワードであり、かつ
    前記プログラム検証手段は、前記スタティックランダム
    アクセスメモリに結合され、前記プログラム命令のすべ
    ての検査合計を表わす多重ビットワードを発生するため
    の合計手段と、前記発生された多重ビットワードを前記
    予め定められた多重ビットワードと比較することを可能
    にするために前記発生された多重ビットワードをマイク
    ロプロセッサに伝達するための伝達手段とをさらに含
    む、請求項２１に記載のマイクロコントローラ。