JPH023982A - 不揮発性記憶素子およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、不揮発性記憶素子、さらにはＥＥＦＲＯＭ　
（電気的に消去および書込可能な読出専用メモリー）に
適用して有効な技術に関するもので。

例えばフラッシュ（−括消去型）ＥＥＰＲＯＭに利用し
て有効な技術に関するものである。

［従来の技術］ 従来のこの種の不揮発性記憶素子としては、例えば第４
図に示すようなフローティングゲート型の記憶素子があ
る（日経マグロウヒル社刊行「日経エレクトロニクス１
９８８年４月４日号　ｎｏ。

４４４Ｊ　１５１〜１５７頁参照）。

第４図に示す不揮発性記憶素子は１トランジスタ／ビツ
ト構成のフラッシュＥ　Ｅ　Ｐ　ＲＯＭ用として構成さ
れたものであって、半導体基板１上に第１のゲート絶縁
膜２を隔てて設けられたフローティングゲート電極３と
、このフローティングゲート電極３上に第２のゲート絶
縁膜４を隔てて設けられたコントロールゲート電極５と
、上記フローティングゲート電極３の下で互いに離間さ
れ、かつ上記フローティングゲート電極３と部分的な重
なりをもって形成されたソース領域６１およびドレイン
領域６２を有する。

書き込みはドレイン領域６２の端で発生するホット・エ
レクトロンをフローティングゲート電極３へ注入するこ
とにより行なわれる。消去はフローティングゲート電ｔ
！３にＷ［されたエレクトロンをソース領域６１ヘトン
ネル放出させることにより行なわれる。

［発明が解決しようとする課題］ しかしながら、上述した技術には、次のような問題のあ
ることが本発明者らによってあきらかとされた。

すなわち、記憶素子間での消去特性のバラツキが大きい
、繰り返し存き換え可能な回数が比較的少ない、といっ
た問題があった。

消去特性は、フローティングゲート電極３の形状とくに
その端部３Ｅでの形状に大きく依存する。

消去時にフローティングゲート電極３とソース領域６１
の間に印加される電界は１０’Ｖ／ｍ以上にもなるが、
その強度分布は一様でなく、いわゆるエツジ効果によっ
て、ゲート電極３の端部３Ｅに偏って集中する傾向があ
る。このため、ゲート電極３のわずかな形状のバラツキ
が消去特性に大きなバラツキをもたらす。また、消去時
の印加電界が特定個所に偏って集中すると、その集中個
所にて絶縁膜の破壊あるいは劣化が生じやすくなる。

このため、消去電圧の印加回数すなわち書き換え繰り返
し回数が制限される。

ここで、本発明者らは、上述した問題を解決する手段と
して、ソース領域とフローティングゲート電極との間の
重なり面積を大きくして安定なトンネル面積を得ること
を検討した。

しかし、従来の製造方法では、ソース領域およびドレイ
ン領域がフローティングゲートをマスクとする自己整合
（セルフアライメント）によって形成されるため５ソー
ス領域あるいはドレイン領域とフローティングゲート電
極との重なり面積を一定以」二に大きくすることはでき
なかった。自己整合は記憶素子の微細化に不可欠な加工
技術である。

そこで、本発明者らは、自己整合によって形成されるソ
ース・ドレイン領域とフローティングゲート電極との重
なり面積を大きくするために、導電性付与物質のイオン
打ち込み濃度を高め、かつ打ち込み後の熱処理による引
き伸ばし拡散の処理温度を高めることを検討した。

しかし、上述のようにして形成されたソース・ドレイン
領域は、フローティングゲート電極との重なり部分での
拡散状態が、打ち込み濃度、熱処理条件、およびフロー
ティングゲート電極の形状などに影響されやすくて、制
御性および再現性に欠けていた。このため、消去特性の
バラツキを小さくすることはできなかった。

また、引き伸ばし拡散によって拡げられた部分の濃度は
低いので、消去動作時に、その低濃度の重なり部分にて
空乏層の拡大や反転層の形成が起きやすく、せっかくの
重なり部分も有効に機能しない、という問題が生じる。

本発明の目的は、再現性および制御性にすぐれ。

かつ自己整合による微細加工が可能なプロセスでもって
、消去特性のバラツキを小さくするとともに、繰り返し
書き換え可能な回数を多くして信頼性の高い不揮発性記
憶素子を可能にする、という技術を提供することにある
。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、フローティングゲート電極を形成するための
第１の電極層と、コントロールゲート電極を形成するた
めの第２の電極層を形成し、ソース領域とドレイン領域
の少なくとも一方を、コントロールゲート電極をマスク
とする自己整合によって形成した後、コントロールゲー
ト電極の側部を横方向に拡張するサイドウオールスペー
サを形成し、このサイドウオールスペーサとコントロー
ルゲート電極をマスクとする自己整合によってフローテ
ィングゲート電極を形成する。というものである。

［作用］ 上記した手段によれば、必要以上の引き伸ばし拡散処理
を無理に行なわなくても、自己整合による微細加工技術
を利用しながら、ソース領域あるいはドレイン領域とフ
ローティングゲートとの重なり面積を大きくとることが
できる。

これにより、再現性および制御性にすぐれ、かつ自己整
合による微細加工が可能なプロセスでもって、消去特性
のバラツキを小さくするとともに、繰り返し書き換え可
能な回数を多くして信頼性の高い不揮発性記憶素子を可
能にする。という目的が達成される。

［実施例］ 以下１本発明の好適な実施例を図面を参照しながら説明
する。

なお、図において、同一符号は同一あるいは相当部分を
示す。

第１図は本発明の第１の実施例による不揮発性記憶素子
の概略構成を示す。

同図に示す不揮発性記憶素子はフラッシュＥＥＰＲＯＭ
の記憶セルをなすものであって、１はｐ型シリコンから
なる半導体基板、２は第１のゲート絶縁膜、３はフロー
ティングゲート電極、４は第２のゲート絶縁膜、６１お
よび６２はｎＩ型型数散層らなるソース領域およびドレ
イン領域、７はフォトレジストの削り残しによって形成
されたサイドウオールスペーサ、８はアルミニウム配線
である。

同図に示す不揮発性記憶素子は一種のＭＩＳ（導体−絶
縁体一半導体）型ＦＥＴ　（電界効果トランジスタ）で
あって、半導体基板１上に第１のゲート絶縁膜２を隔て
て設けられたフローティングゲート電Ｖｉ３と、このフ
ローティングゲート電極３上に第２のゲート絶縁膜４を
隔てて設けられたコントロールゲート電極５と、上記フ
ローティングゲート電極３の下で互いに離間され、かつ
上記フローティングゲート電極３と部分的な重なりをも
って形成されたソース領域６１およびドレイン領域６２
などによって形成される。

ここで、上記コントロールゲート電極５の側部にはサイ
ドウオールスペーサ７が設けられている。

このサイドウオールスペーサ７の端部を基準にして、上
記フローティングゲート電極３が形成されている。これ
により、コントロールゲート電極５の側部はフローティ
ングゲート電極３の側部よりも後退して形成されている
。

このように、コントロールゲート電極５の側部が上記フ
ローティングゲート電極３の側部よりも内側に後退して
形成され、かつ上記ソース領域６１と上記ドレイン領域
６２の先端がそれぞれ、コントロールゲート電極５の側
部の下に達していることにより、ソース領域６１および
ドレイン領域６２とフローティングゲート電極３との間
に比較的大きな重なり部分が再現性良くかつ制御性良く
形成されている。

この場合、フローティングゲート電極３の寸法は、上記
サイドウオールスペーサ７によって、コントロールゲー
ト電極５０寸法よりも、片側端部で０．２〜０．３μｍ
程大きく設定されている。

また、膜厚について、第１のゲート絶縁膜２は１０ｎｍ
程度、フローティングゲート電極３およびコントロール
ゲート電極５は１００〜３００ｎｍ程度、第２のゲート
絶縁膜４は２５ｎｍ程度を有している。

以上のように構成された不揮発性記憶素子では、まず、
ソース領域６１およびドレイン領域６２とフローティン
グゲート電極３との重なり面積が罹実に確保されている
ことにより、消去時には、フローティングゲート電極３
の側部の形状等の影響を回避して、安定なトンネル電流
を確保することができるようになる。これにより、消去
特性のバラツキを小さくすることができる。これととも
に、端部への電界集中が緩和されることによって、消去
電圧を高くして消去速度を速めることができるようにな
る。

次に、上述した不揮発性記憶素子の製造方法の一実施例
を説明する。

第２図は第１図に示した不揮発性記憶素子の製造方法の
要部を工程順（Ａ−Ｌ）に示す。

（Ａ）ｐ−型シリコン半導体基板１の表面のうち、Ｐチ
ャンネルＭ、　Ｉ　Ｓ　Ｆ　Ｅ　Ｔを形成する領域に、
リンイオン（〜Ｉ　Ｘ　１０”／ａＪ）を打ち込んで弓
き伸ばし拡散を行なうことにより、ｎ型ウェル領域１１
を形成する。次に、Ｐ型拡散層によるチャンネルストッ
パー１２を形成するためのホウ素イオンの打ち込みを行
なった後、公知の選択酸化技術によってフィールド絶縁
膜１３を６００ｎｍ程度の厚さに形成する。この後、フ
ィールド絶縁膜１３の間から露出している部分に、二酸
化シリコンによる第１ゲート絶縁膜２を１０ｎｍ程度の
厚さに形成する。

（Ｂ）フローティング電極を形成するため、多結晶シリ
コン膜による第１の電極層１４を形成する。この第１の
電極層１４は、半導体基板１の全面に、例えばＣＶＤ　
（化学蒸着）によって１００〜２００ｎｍの厚さに形成
した後、抵抗を低くするために、リンなどのｎ導電性付
与物質をイオン打ち込みなどによってドープする。この
後、フォトリングラフィ技術によって、上記第１の電極
層１４をパターニングする。このとき、フローティング
ゲート電極のパターニングは、まだ行なわない。この段
階では、フローティングゲート電極およびその周辺部分
を含む領域すなわち不揮発性記憶素子領域の全面に第１
の電極層１４が残されている。

（Ｃ）半導体基板１を酸化することにより、第１の電極
層１４の表面には２５ｎｍ程度の膜厚をもつ第２のゲー
ト絶縁膜４を形成し、それ以外の半導体基板１の表面に
は１７ｎｍ程度の膜厚をもつ第３のゲート絶縁膜１５を
形成する。第３のゲート絶縁膜１５は、周辺回路用のＭ
ＩＳＦＥＴのゲート絶縁膜として使用される。次に、上
記ゲート絶縁膜４．１５の上に、３００ｎｍ程度の多結
晶シリコン膜による第２の電極層１６を形成する。

さらに、この第２の電極層１６の抵抗を低くするために
、リンなどのｎ導電性付与物質をイオン打ち込みなどに
よってドープする。この後、例えばＣＶＤによって、１
００〜２００ｎｍ程度の厚さの酸化シリコン膜１７を形
成する。

（Ｄ）上記第２の電極層１６をフォトレジストマスクを
用いるエツチング工程によってパターニングすることに
より、不揮発性記憶素子のコントロールゲート電極５お
よび周辺回路用ＭＩＳＦＥＴのゲート電極Ｊ８を形成す
る。

（Ｅ）コントロールゲート電極５および周辺回路用Ｍ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔのゲート電極１８の各露出表面を熱
酸化して酸化シリコン膜３１を形成する。この後、レジ
スト１９をマスクとして、不揮発性記憶素子のソース領
域側に１例えばリンなどのｎ導電性付与物質を１０”／
ａ＃程度にイオン打止みすることにより、ソース領域と
なるｎ型拡散層１６を形成する。このときのイオン打ち
込みは、イオンが、第２のゲート絶縁膜４．第１の電極
層１４、および第１のゲート絶縁膜２を透過して、半導
体基板１の表面に到達するようなエネルギーで行なう。

例えば、第１の電極層１４をなす多結節シリコン膜の厚
さが１１００ｎの場合は、１５０ｋｅＶ程度のエネルギ
ーで打ち込む。この後、レジスト１９は一旦除去される
。

（Ｆ）新たに形成されたレジスト１９をマスクとして、
不揮発性記憶素子のドレイン領域側に、例えばホウ素な
どのｐ導電性付与物質を１０１１〜１０１４７ａＪ程度
にイオン打止みすることにより、ドレイン領域となる部
分にｐ型拡散層２０を形成する。このときのイオン打ち
込みも、イオンが、第２のゲート絶縁膜４、第１の電極
層１４、および第１のゲート絶縁膜２を透過して、半導
体基板１の表面に到達するようなエネルギーで行なう。

この場合の打ち込みエネルギーは、５０ｋｅＶ程度に選
ばれる。この後、レジスト１９は除去される。

（Ｇ）半導体基板１を、例えば１０００℃の高温および
不活性ガス雰囲気の下で１時間程度熱処理することによ
り、ｐ型拡散層２ｏを引き伸ばし拡散させる。不活性ガ
スとしては例えばｇ、素またはアルゴン、あるいはこれ
らに酸ｌｉ４を加えた混合ガスが用いられる。

次に、新たに形成されたレジスト１９をマスクとして、
不揮発性記憶素子のソース領域およびドレイン領域に、
例えばヒ素などのｎ導電性付与物質を１０１ｓ〜１０”
／−程度にイオン打止みすることにより、高濃度のＩＦ
４型半導体領域３２を形成する。このときの打ち込みエ
ネルギーは２５０ｋｅＶ程度に選ばれる。この後、レジ
スト１９は除去される。

（Ｈ）新たに形成されたレジスト１９をマスクとして、
周辺回路用のｎチャンネルＭ　Ｉ　Ｓ　ＦＥＴの形成領
域に、例えばリンなどのｎ１ｆｌｉ性付与物質を５０ｋ
ｅＶ位のエネルギーで１．０”／ａＪ位にイオン打ち込
みすることにより、ソース・トレイン領域となるｎ−型
半導体領域２２を形成する。

この後、レジストを形成しなおして、ｐチャンネルＭＩ
ＳＦＥＴの形成領域にも、例えばホウ素などのＰ導電性
付与物質を１５ｋｓＶ程度のエネルギーで１０１３／ａ
Ｊ位にイオン打ち込みすることにより、ソース・ドレイ
ン領域となるｐ゛型半導体領域２３を形成する６ （Ｉ）コントロールゲート電極５の側部に沿って、レジ
ストによるサイドウオールスペーサ７を形成する。この
サイドウオールスペーサ７は、レジストを所定の厚みで
全面に形成した後、異方性エツチングによって、その厚
みを均等に削り取ることにより形成される。このとき、
サイドウオールスペーサ７の部分は、レジストが最後に
削り残るところに形成される。つまり、サイドウオール
スペーサ７の部分だけが削り残される程度に異方性エツ
チングが行なわれる。この場合、サイドウオールスペー
サ７は、コントロールゲート電極５の両側部からそれぞ
れ０．２５μｍ位ずつ横方向へ張り出して残るように形
成される。

（、Ｉ）コントロールゲート電極５およびサイドウオー
ルスペーサ７をマスクとして利用する自己整合によって
第１の電極層１４をパターニングすることにより、不揮
発性記憶素子のフローティングゲート電極３を形成する
。これにより、コントロールゲート電極５よりも片側で
０．２５μｍ位ずつ大きく拡張されたフローティングゲ
ート電極３が形成される。

（Ｋ）半導体基板１を酸化処理することによって、フロ
ーティングゲート電極３および半導体基板１の各露出面
にシリコン酸化膜を形成した後、レジスト１９による粗
いマスクを使って、不揮発性記憶素子および周辺回路用
のｎチャンネルＭＩＳＦＥＴのそれぞれのソース・ドレ
イン領域に、例えばヒ素などのｎ導電性付与物質を約６
０にθＶのエネルギーでｌ　Ｏ”／ｄ位にイオン打ち込
みする（２２’）。

同様に、周辺回路用のＰチャンネルＭＩＳＦＥＴのソー
ス・ドレイン領域にも、そのソース・ドレイン領域に、
例えばホウ素などのＰＲ導電性付与物質約１５ｋｅＶの
エネルギーで１０１ｓ／ｆｆ１位にイオン打ち込みする
（２３’）。

この後、約９００℃でアニール処理を行なうことにより
、イオン打ち込み層２２’　、２３’　を活性化させる
。

（Ｌ）半導体基板１の全面に１例えばＣＶＤによって、
ＰＳＧ、ＢＰＳＧ、あるいは酸化シリコン膜とＰＳＧま
たはＢＰＳＧの積層膜からなる絶縁膜２６を形成する。

この後、電極接続用のコンタクトホール２７を形成し、
アルミニウムによる配線層８をパターニング形成して電
極取り出しおよび配線を行なう。

そして、最終保護膜（図示省略）を形成する。

以上のようにして、第１図に示すように、半導体基板１
上に第１のゲート絶縁膜２を隔てて設けられたフローテ
ィングゲート電極３と、このフローティングゲート電極
３上に第２のゲート絶縁膜４を隔てて設けられたコント
ロールゲート電極５と、上記フローティングゲート電極
３と部分的な重なりをもつソース領域６１およびドレイ
ン領域６２を有する不揮発性記憶素子が、周辺回路用の
ＭＩＳＦＥＴとともに形成される。

これにより、必要以上の引き伸ばし拡散処理を無理に行
なわなくても、自己整合による微細加工技術を利用しな
がら、ソース領域６１あるいはドレイン領域６２とフロ
ーティングゲート電極３との重なり面積を大きくとるこ
とができるとともに、その重なり部分でのソース領域６
１およびドレイン領域６２の導電性付与物質濃度を再現
性良くおよび制御性良く高めることができる。

第３図は本発明による不揮発性記憶素子の別の実施例を
示す。

同図に示す実施例では、フローティングゲート電＃＠３
とコントロールゲート電極５とが、ソース領域６１側と
ドレイン領域６２側とで非対称になっている。この場合
、フローティングゲート電極３のソース領域６１側は、
上述した実施例と同様に、サイドウオールスペーサ７に
よって、コントロールゲート電極５よりも０．２〜０．
３μｍ横へはみ出て形成されている。しかし、ドレイン
領域６２側では、フローティングゲート電極１１とコン
トロールゲート電極２３の各端部が略同−位置に揃えら
れている。

このような非対称構造により、ソース領域６１とフロー
ティングゲート電極３との重なりを大きくして消去特性
の向上を図ることができる一方、ドレイン領域６２とフ
ローティングゲート電極２３との重なりを小さくして書
込特性の向上を図ることが同時に可能となる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもなし１１１ 例えば、フローティングゲート電極３とコントロールゲ
ート電極５は、その一部あるいは全体を、Ｍｏ、Ｗ、Ｔ
ａ、Ｔｉなとの高融点金属に置き換えてもよい。

［発明の効果］ 本願にお−１で開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。

すなわち、 １、ソース領域とフローティングゲート電極との間の重
なりを確実に得ることができるため、消去特性のバラツ
キをなくすことができる。

２、フローティングゲート電極下でのソース領域の導電
性付与物質の濃度を制御性良く高めることができるため
、消去動作時に、半導体基板表面での反転層の形成ある
いは空乏層の拡がりによる影響を少な（シ、ゲート絶縁
膜を介してのみ消去電界の印加が行なわれるようにして
トンネル電流を増大させ、これにより消去特性とくに消
去速度を高めることができるようになる。

３、自己整合による微細加工が可能である。

という効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例による不揮発性記憶素子の要
部を示す断面図、 第２図は第１図に示した不揮発性記憶素子を有する半導
体記憶装置の製造方法の要部を工程順（Ａ）〜（Ｌ）に
分けて示す断面図、 第３図は本発明の別の実施例による不揮発性記憶素子の
要部を示す断面図、 第４図は従来の不揮発性記憶素子の概要を示す断面図で
ある。 １・・・・半導体基板、２・・・・第１のゲート絶縁膜
、３・・・・フローティングゲート電極、４・・・・第
２のゲート絶縁膜、５・・・・コントロールゲート電極
、６１・・・・ソース領域、６２・・・・ドレイン領域
、７・・・・サイドウオールスペーサ、８・・・・アル
ミニウム配線、１４・・・・第１の電極層、１６・・・
・第２の電極層、１９・・・・フォトレジスト。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に第１のゲート絶縁膜を隔てて設けら
   れたフローティングゲート電極と、このフローティング
   ゲート電極上に第２のゲート絶縁膜を隔てて設けられた
   コントロールゲート電極と、上記フローティングゲート
   電極の下で互いに離間され、かつ上記フローティングゲ
   ート電極と部分的な重なりをもって形成されたソース領
   域およびドレイン領域を有する電気的に消去可能な不揮
   発性記憶素子であって、上記コントロールゲートの側部
   が上記フローティングゲートの側部よりも後退させられ
   ているとともに、上記ソース領域または上記ドレイン領
   域の少なくとも一方が上記コントロールゲートの端部の
   下まで形成されていることを特徴とする不揮発性記憶素
   子。 ２、第１導電型の半導体基板上に第１の絶縁膜を形成す
   る工程、上記第１の絶縁膜上に第１の電極層を形成する
   工程、上記第１の電極層上に第２のゲート絶縁膜を形成
   する工程、上記第２の絶縁膜上に第２の電極層を形成す
   る工程、上記第２の電極層をパターニングしてコントロ
   ールゲート電極を形成する工程、上記コントロールゲー
   ト電極をマスクとして上記第１導電型の半導体基板に逆
   導電型のソース領域およびドレイン領域を形成する工程
   、上記コントロールゲート電極の側部にサイドウォール
   スペーサを形成する工程、上記コントロールゲート電極
   および上記サイドウォールスペーサをマスクとして上記
   第１の電極層をパターニングすることにより、上記コン
   トロールゲート電極の側部よりも外方に張り出したフロ
   ーティングゲート電極を形成する工程を特徴とする不揮
   発性記憶素子の製造方法。 ３、コントロールゲート電極の上から全面的に形成され
   たマスクの厚みを異方性エッチングで削り取るとともに
   、上記コントロールゲート電極の側部にサイドウォール
   スペーサを削り残すことを特徴とする特許請求の範囲第
   １項記載の不揮発性記憶素子の製造方法。 ４、第１の電極層および第２の電極層として多結晶シリ
   コン膜を形成する特許請求の範囲第１項または第２項記
   載の不揮発性記憶素子の製造方法。