KR0136376B1 - 반도체 집적회로 장치 및 그 제조 방법 - Google Patents

Abstract

없음

Description

반도체 집적회로 장치 및 그 제조 방법

제1도는 본 발명의 EEPROM의 메모리 셀 어레이부 및 주변회로의 일부의 등가회로도.

제2도는 메모리셀 어레이부의 주요부 평면도.

제3도는 본 발명의 제1의 실시예인 EEPROM의 메모리셀 및 주변회로용 n채널, p채널 MISFET의 단면도.

제4도는 메모리셀의 게이트 부분의 확대도.

제5도∼제19도는 EEPROM의 제조공정을 도시한 단면도.

제20도 및 제21도는 본 발명의 제2의 실시예를 도시한 단면도.

제22도는 본 발명의 제3의 실시예를 도시한 단면도.

제23도∼제30도는 제3의 실시예인 EEPROM의 제조공정을 도시한 단면도.

제31도는 제3의 실시예의 변형예를 도시한 단면도.

제32도는 본 발명의 EEPROM을 적용한 마이크로 컴퓨터칩의 배치도.

*도면의 주요부분에 대한 부호의 설명*

1 : 반도체 기판2,3 : 웰영역

4 : 절연막5 : 채널스토피영역

6 : 제1게이트 절연막7 : 플로밍 게이트 전극

8 : 제2게이트 절연막9 : 컨트롤 게이트 전극

11,12 : 소스영역13,14 : 드레인 영역

Qm : 불휘발성 메모리셀

본 발명은 반도체 집적회로 장치에 관한 것으로, 특히 불휘발성 기억회로를 갖는 반도체 집적회로 장치에 적용해서 유효한 기술에 관한 것이다.

전기적 소거가 가능한 리드전용의 불휘발성 기억회로(Electrically Erasable Programmable Read Only Memory)의 불휘발성 메모리 셀로서 1소자형의 불휘발성 메모리셀이 제안되어 있다. 이 불휘발성 메모리셀은 플로팅게이트 전극(정보축적용 게이트전극) 및 컨트롤 게이트전극(제어용 게이트 전극)을 갖는 전계효과 트랜지스터 MISFET로 구성되어 있다. 이 MISFET의 소스영역은 소스선에 접속되고, 드레인 영역은 데이타선에 접속되어 있다.

상기 불휘발성 메모리셀은 플러시(Flush)형 불휘발성 메모리셀이라 하고, 열전자형 라이트형이나 터널소거형으로 구성되어 있다. 즉, 불휘발성 메모리셀의 정보라이트 동작은 드레인 영역근방의 고정계에서 열전자를 발생시키고, 이 열전자를 정보축적용 게이트 전극에 주입하는 것에 의해 행하고 있다. 한편, 불휘발성 메모리셀의 정보소거동작은 정보축적용 게이트 전극에 축적된 전자를 소스영역에 Folwer-Nordheim형의 터널링에 의해 방출하는 것으로 행하고 있다.

이 플러시형 불휘발성 메모리셀로 구성되는 EEPROM은 상술한 바와 같이 1소자형으로 셀 면적을 축소할 수 있으므로 대용량화를 도모할 수 있는 특징이 있다.

또, 상술한 EEPROM에 대해서는 1988년 IEEE International Sold-State Circuits Conference p.132,133 및 330에 기재되어 있다.

본 발명자는 상술한 EEPROM에 대해서 검토한 결과 다음과 같은 문제점이 발생하는 것을 발견하였다.

즉, 기억소자 사이에서의 소거특성의 불안정이 크고, 반복리라이트 가능한 회수가 비교적 적은 것에 의해 신뢰성이 저하된다는 문제가 있었다.

소거특성은 플로팅 게이트 전극의 형상, 특히 그 끝부분에서의 형상에 크게 의존한다. 소거시에 플로팅 게이트 전극과 소스영역 사이에 인가되는 전계는 10⁸V/m 이상으로 되지만, 그 강도분포는 똑같지 않고, 소위 에지효과에 의해 게이트 전극의 끝부분, 특히 코너부에 치우쳐서 집중하는 경향이 있다. 이 때문에 게이트 전극의 약간의 불안정한 형상이 소거특성에 큰 불안정을 초래한다.

또, 소거시의 인가전계가 특정장소에 치우쳐서 집중하면, 그 집중장소에서 절연막의 파괴 또는 저하가 일어나기 쉽게 된다. 이 때문에 소거전압의 인가회수, 즉 리라이트반복회수가 저감된다.

또, 소스영역은 플로팅 게이트 전극 및 컨트롤 게이트 전극에 대해서 자기얼라인먼트의 이온주입 공정으로 형성되므로 소스영역과 플로팅 게이트 전극이 중첩된 영역을 충분히 크게할 수 없다. 그 때문에 공정의 불안정에 의해 소거특성에 큰 불안정이 생긴다.

또한, 상술한 소스영역의 형성을 위한 비소의 이온주입은 반도체 기판 표면에 마련된 절연막, 예를들면 열산화막을 통해서 행하여진다. 그때 플로팅 게이트 전극 끝부부의 산화막에 댕글링본드가 생성된다. 이 댕글링본드에 의해 플로팅 게이트 전극과 소스영역사이에 누설전류가 흐르고, 플로팅 게이트 전극과 소스영역사이의 내압이 저하하여 리라이트 반복회수가 저감된다. 또, 상술한 누설전류에 의해 메모리셀 사이의 소거특성에 불안정이 생긴다.

본 발명의 목적은 기억소자 사이에서의 소거특성의 불안정을 작게함과 동시에 반복리라이트 가능한 회수를 많게해서 신뢰성이 높은 불휘발성 기억소자를 가능하게 한다는 기술을 제공하는 것이다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면을 명확하게 될 것이다.

제1도는 본 발명을 적용한 EEPROM의 메모리셀 어레이 및 주변회로의 일부의 등가회로도이고, 제2도는 메모리셀어레이의 일부의 평면도이다.

제1도를 참조해서 EEPROM을 개략적으로 설명한다.

메모리셀 Qm은 플로팅 게이트 전극과 컨트롤 게이트 전극을 갖는 MISFET로 된다. MISFET Qm의 컨트롤 게이트 전극은 위드선 WL에 접속된다. MISFET Qm의 드레인 영역은 데리타선 DL에 접속되고, MISFET Qm의 소스영역은 접지선 GL에 접속된다. 워드선 WL과 접지선 GL은 서로 평행하게 되어 데이타선 DL과 교차하는 방향에 형성된다. 즉, 메모리셀 어레이는 메모리셀 Qm, 워드선 WL, 데이타선 DL 및 접지선 GL로 된다.

워드선 WL의 한쪽 끝은 워드선 선택회로인 X디코더 X-DEC에 접속된다. 데이타선 DL의 한쪽 끝은 데이타선 DL의 구동회로 DR에 접속되고, 그 다른 쪽 끝은 칼럼스위치 회로를 구성하는 n채널 MISFET Qc를 통해서 입출력회로 DOB 및 DIB에 접속된다. MISFET Qc의 게이트 전극에는 데이타선 선택회로인 Y디코더 Y-DEC의 출력이 공급된다. 접지선 GL에는 p채널 MISFET Qs1 및 n채널 MISFET Qs₂로 되는 CMOS 인버터회로 IV의 출력이 공급된다. 인버터회로 IV의 입력단자, 즉 MISFET Qs1과 Qs2의 게이트 전극에는 소거신호

E가 공급된다. 센스앰프회로를 포함하는 출력회로 DOB는 리드 동작에 있어서 선택된 데이타선 DL에 주어진 신호를 증폭하여 입출력용 외부단자 I/O에 출력한다. 입력회로 DIB는 라이트 동작에 있어서 외부단자에 공급된 신호를 데이타선 DL에 공급한다. 메모리셀 어레이 이외의 회로, 즉 주변회로는 인버터회로 IV와 같이 CMOS회로로 되어 스테이틱동작을 한다.

이 EEPROM의 라이트 및 리드소거는 다음과 같이 된다.

인버터회로 IV는 신호

E의 고레벨에 의해 ON한 MISFET Qs₂를 통해서 정보의 라이트시 및 리드동작에서 접지선 GL에 회로의 접지전위 Vss, 예를들면 OV를 인가하고, 신호

E의 저레벨에 의해 ON한 MISFET Qs₁을 통해서 정보의 소거시에 소거전위 Vpp, 예를들면 12V를 인가한다. 정보의 소거시 인버터회로 IV의 Vpp에, 예를들면 12V를 인가해서 접지선 GL을 12V로 한 상태에서 전체 워드선 WL과 전체 데이타선 DL은 신호

E를 받은 회로 X-DEC와 Y-DEC에 의해 저레벨로 된다. 즉, 이 실시예에서는 전체 메모리셀 Qm의 내용이 한번에 소거된다.

라이트 동작에 있어서, Y-DEC에 의해 선택된 1개의 데이타선 DL에 라이트회로 DIB에서 전원전위 Vcc, 예를 들면 5V가 공급된다. 이것에 앞서 모든 데이타선 DL은 구동회로 DR에 의해 미리 회로의 접지전위 Vss(예를 들면 0V)에 프리차지 된다. 리드 동작에 있어서, 모든 데이타선 DL은 구동회로 DR에 의해 미리 전원 전위 Vcc에 프리차지 된다. 이후 선택된 1개의 메모리셀 Qm의 기억에 따른 전위가 데이타선 DL에 나타난다.

라이트 동작에 있어서, 선택된 1개의 워드선 WL에 디코더 X-DEC에서 전원전압 Vcc 이상의 고전압 Vpp(예를 들면 12V)가 공급된다. 리드동작에 있어서, 선택된 1개의 워드선 WL에 디코더 X-DEC에서 전원전압 Vcc(또는 그 이하)의 고레벨 신호가 인가된다. 메모리 셀 Qm의 MSFET의 임계값이 워드선 WL의 선택레벨보다 낮은 경우 MISFET Qm의 ON에 의해 데이타선 DL의 전위가 전위 Vcc에서 저하한다. MISFET Qm의 임계값이 워드선 WL의 선택레벨보다 높은 경우, MISFET Qm의 OFF에 의해 데이타선 DL은 프리차지 레벨을 유지한다.

또, 라이트 동작, 즉 열캐리어의 주입은 워드선 WL에 전위 Vpp, 또한 데이타선 DL에 전위 Vcc가 인가된 1개의 메모리셀에서만 행하여진다. 다른 메모리셀에서 열캐리어는 주입되지 않는다.

또한, 고전압 Vpp는 외부단자에서 라이트 동작일 때에 공급되어도 좋고, 또 내장된 승압회로에 의해 전원전압 Vcc에서 발생되어도 좋다.

제3도는 본 발명의 제1의 실시예인 EEPROM의 메모리셀 및 주변회로를 구성하는 p채널 및 n채널 MISFET의 단면도로서, 메모리셀부는 제2도의 A-A선에 따른 단면도이다.

제3도에 도시한 바와 같이 EEPROM은 단결정 규소로 되는 p^_형 반도체 기판(1)로 구성되어 있다. 플러시형 불휘발성 메모리 셀 Qm 및 n채널 MISFET Qn의 형성영역에서 반도체기판(1)의 주면부에는 p형 웰영역(3)이 마련되어 있고, p채널 MISFET Qp의 형성영역에서는 n형 웰영역(2)가 마련되어 있다.

소자형성 영역사이에서 n형 웰영역(2), p형 웰영역(3)의 각각의 주면상에는 소자분리용 절연막(4)가 마련되어 있다. p형 웰영역(3)의 주면부에는 소자분리용 절연막(4) 아래에서 p형 채널스토퍼 영역(5)가 마련되어 있다.

플러시형 불휘발성 메모리셀 Qm은 소자분리용 절연막(4) 및 채널스토퍼 영역(5)에 의해 주위가 규정된 영역에서 p형 웰영역(3)의 주면에 구성되어 있다. 즉, 플러시형 불휘발성 메모리셀 Qm은 p형 웰영역(3), 제1게이트 절연막(6), 플로팅 게이트 전극(7), 제2게이트 절연막(8), 컨트롤게이트 전극(9), 소스영역 및 드레인 영역으로 구성되어 있다. 이 플러시형 불휘발성 메모리셀 Qm은 n채널전계효과 트랜지스터로 구성되며, 1소자형으로 구성되어 있다.

상기 p형 웰영역(3)은 채널형성영역으로서 사용되고 있다.

제1게이트 절연막(6)은 p형 웰영역(3)의 표면을 산화해서 형성한 산화규소막으로 형성되어 있다. 제1게이트 절연막(6)은, 예를 들면 100∼150Å 정도의 막두께로 형성되어 있다.

플로팅 게이트전극(7), 예를 들면 n형 불순물이 도입된 다결정 규소막으로 형성되어 있다.

제2게이트 절연막(8)은, 예를 들면 플로팅 게이트 전극(7)(다결정 규소막)의 표면을 산화한 산화규소막으로 형성되어 있다. 제2게이트 절연막(8)은, 예를 들면 200∼250Å 정도의 막두께로 형성되어 있다.

컨트롤 게이트 전극(9)는, 예를 들면 n형 불순물이 도입된 다결정 규소막으로 형성되어 있다. 또, 컨트롤 게이트전극(9)는 W, Ta, Ti, Mo 등의 고융점 금속막 또는 고융점 금속실리사이드 막의 단일층 또는 다결정 규소막상에 그것들의 금속막을 적층한 복합막, 즉 폴리사이드로 형성하여도 좋다. 이 컨트롤 게이트전극(9)는 그 게이트 폭 방향으로 인접해서 배치된 다른 플러시형 불휘발성 메모리셀 Qm의 컨트롤 게이트전극(9)와 일체로 구성되어 워드선(WL)을 구성하고 있다.

소스영역은 고불순물 농도의 n⁺형 반도체 영역(11) 및 저불순물 농도의 n형 반도체 영역(12)로 구성되어 있다. n형 반도체 영역(12)는 n⁺형 반도체 영역(11)의 바깥 둘레에 따라서 마련되어 있다. 즉, 소스영역은 소위 2중 확산구조로 구성되어 있다. 고불순물 농도의 n⁺형 반도체 영역(11)은 주로 불순물 농도를 높이고, 접합깊이를 깊게 하기 위해 구성되어 있다. 저불순물 농도의 n형 반도체 영역(12)는 주로 접합깊이를 깊게하기 위해 구성되어 있다. 즉, 소스영역은 정보소거 동작시에 컨트롤 게이트 전극(9)와의 사이에 고전압이 인가된 경우 표면이 공핍화되지 않도록 n⁺형 반도체 영역(11)에서 불순물 농도를 높이고 있다. 또, 소스영역은 고불순물 농도의 n⁺형 반도체 영역(11), 또는 저불순물 농도의 n형 반도체 영역(12), 또는 양자에 의해 채널형성 영역으로의 확산량(확산거리)를 증가하고, 플로팅 게이트 전극(7)과의 중첩면적(오버랩량)을 증가하여 정보소거 동작시의 터널면적을 증가하고 있다. 반도체 영역(11),(12)의 각각의 게이트 전극(7) 및 (9)에 대해서 자기정합으로 형성되어 있다.

상기 드레인 영역은 고불순물 농도의 n⁺형 반도체 영역(14)로 구성되어 있다. 이 n⁺형 반도체 영역(14)는 플로팅게이트 전극(7) 및 컨트롤 게이트 전극(9)에 대해서 자기 정합으로 형성되어 있다. 상기 드레인 영역의 바깥둘레에 따른 반도체 기판(1)의 주면부에는 고불순물 농도의 p형 반도체 영역(13)이 마련되어 있다. p형 반도체 영역(13)은 드레인 영역 근방의 전계강도를 높이고, 특히 정보라이트 동작시에 선택상태인 플러시형 불휘발성 메모리 셀 Qm에서의 열전자의 발생을 촉진하여 정보 라이트 효율을 향상할 수 있게 구성되어 있다.

주변회로는 n채널 MISFET Qn과 p채널 MISFET Qp를 직렬 접속한 CMOS로 구성되어 있다. n채널 MISFET Qn, p채널 MISFET Qp는 각각 저불순물 농도 영역(15n),(16p)와 고불순물 농도 영역(18n⁺),(19p⁺)로 되는 소스, 드레인 영역을 갖는 LDD(Lightly Doped Drain)구조로 되어 있다. 이 저불순물 농도영역(15n),(16p)는 각각의 게이트 전극(9)에 자기정합적으로 구성되어 있고, 고불순물 농도 영역(18n⁺),(19p⁺)는 각각의 게이트 전극(9)와 그 양단에 마련된 사이드 월 스페이서(17)의 양자에 대해서 자기정합적으로 형성되어 있다. 또, 이들의 n채널 MISFET Qn, p채널 MISFET Qp의 게이트 전극(9)는 플러시형 불휘발성 메모리 셀 Qm의 컨트롤 게이트 전극(9)와 동일층으로 형성되어 있다.

이 플러시형 불휘발성 메모리셀 Qm의 드레인 영역인 n⁺형 반도체 영역(14)에는 알루미늄 합금막으로 되는 배선(23)이 접속되어 있고, 이 배선(23)은 데이타선 DL로서 작용한다.

또, 주변회로를 구성하는 n채널 및 p채널 MISFET Qn, Qp의 소스, 드레인 영역에도 필요에 따라 배선(23)이 접속되어 있다. 배선(23)은 층간절연막(20) 및 (21)상에 연장하고, 층간절연막(20) 및 (21)에 형성된 접속구멍(22)을 통해서 p⁺, n⁺형 반도체 영역에 접속된다.

제4도는 제3도에 도시한 플러시형 불휘발성 메모리셀 Qm의 확대도를 도시한다. 제3도에서는 명확하게 되어 있지 않지만, 플로링 게이트 전극(7)의 양단부 하측의 코너부(7E)는 둥글게 되어 있다. 이와 같이 플로팅 게이트 전극(7)의 코너부(7E)를 둥글게한 구조로 하는 것으로 코너부에서의 전계집중을 방지할 수 있고, 플로팅 게이트 전극(7)의 에지부의 절연막의 절연파괴를 방지할 수 있어 EEPROM의 소거, 라이트 회수를 증가할 수가 있다. 또, 이와 같이 코너부(7E)를 둥글게 하기 위한 방법은 다음에 기술한다.

다음에 상기 EEPROM의 제조방법에 대해서 제5도 내지 제19도(각 제조공정마다 도시한 주요부 단면도)에 따라 간단히 설명한다.

먼저 p^_형 반도체 기판(1)을 준비한다.

다음에 p채널 MISFET Qp의 형성영역에서 반도체 기판(1)의 주면부에 n형 웰영역(2)를 형성한다. 상기 n형 웰영역(2)는, 예를 들면 1×10¹³∼3×10¹³atoms/㎠ 정도의 불순물, 예를 들면 p⁺를 100∼150KeV의 에너지로 이온주입해서 형성한다. 이후 플러시형 불휘발성 메모리셀 Qm, n채널 MISFET Qn 각각의 형성영역에서 반도체 기판(1)의 주면부의 n형 웰영역(2)를 형성하는 영역이외의 영역에, 예를 들면 5×10¹²∼1×10¹³atoms/㎠ 정도의 불순물, 예를 들면 BF₂ ⁺를 50∼70KeV의 에너지로 이온주입해서 p형 웰영역(3)을 형성한다.

다음에 n형 웰영역(2), p형 웰영역(3) 각각의 주면상에 약 6000∼8000Å의 소자분리용 절연막(4)를 형성함과 동시에 p형 웰영역(3)의 주면부에 p형 채널스토퍼영역(5)를 형성한다.

이어서, 제5도에 도시한 바와 같이, 반도체 소자형성 영역에서 n형 웰영역(2), p형 웰영역(3) 각각의 주면상에 100∼150Å 정도의 제1게이트 절연막(6)을 형성한다.

다음에 제1게이트 절연막(6)상을 포함하는 기판전면에 도전막(7A)를 2000∼3000Å정도로 형성한다. 도전막(7A)는, 예를 들면 CVD법으로 퇴적한 다결정 규소막으로 형성한다. 이 다결정 규소막에는 n형 불순물, 예를 들면 p가 도입되어 저저항화 된다. 이후 제6도에 도시한 바와 같이 도전막(7A)를 소정의 형상으로 패터닝한다. 도전막(7A)는 플러시형 불휘발성 메모리셀 Qm의 형성영역에만 남아 있게 하고, 도전막(7A)는 채널폭 방향의 치수가 규정되어 있다.

다음에 플러시형 불휘발성 메모리셀 Qm의 형성영역에서 도전막(7A)의 표면에 제2게이트 절연막(8)을 200∼250Å 정도로 형성한다. 이 공정과 실질적으로 동일제조 공정에 의해 n채널 MISFET Qn의 형성영역인 p형 웰영역(3), p채널 MISFET Qp의 형성영역인 n형 웰영역(2) 각각의 주면상에 제2게이트 절연막(8)을 형성한다. 이후 제7도에 도시한 바와 같이 제2게이트 절연막(8)상을 포함하는 기판 전면에 유전막(9A)를 1000∼1500Å 정도로 형성한다. 유전막(9A)는, 예를 들면 CVD 법으로 퇴적한 다결정 규소막으로 형성한다. 이 다결정 규소막에는 n형 불순물, 예를 들면 p가 도입되어 저저항화 된다.

다음에 플러시형 불휘발성 메모리셀 Qm의 형성영역에서 도전막(9A),(7A)의 각각을 순차적으로 패터닝하여 컨트롤 게이트 전극(9) 및 플로팅 게이트 전극(7)을 형성한다. 이 패터닝은 RIE등의 이방성 에칭을 사용한 소위 겹쳐서 자르는 기술에 의해 행한다. 이후 주변회로 소자의 형성영역의 도전막(9A)에 패터닝을 실행하여 컨트롤 게이트 전극(9)을 형성한다. 여기서 이 컨트롤 게이트 전극(9)는 워드선 WL과 일체로 형성되므로, 워드선 WL의 저저항화를 위해 다결정 규소막 대신에 Ta, Ti, W, Mo 등의 고융점 금속 또는 이것들의 고융점 금속 실리사이드 막의 단밀층, 또는 다결정 규소막에 고융점 금속 실리사이드 막을 적층한 폴리사이드 막으로 형성하여도 좋다. 이후 기판전면에 산화처리를 실행하여 제8도에 도시한 바와 같이 각 게이트 전극(7),(9)각각의 표면을 덮는 절연막(10)을 반도체 기판상에서 70∼80Å 정도로 형성한다.

다음에 플러시형 불휘발성 메모리셀 Qm의 소스영역의 형성영역이 열려진 불순물 도입용 마스크(30)을 형성한다. 불순물 도입용 마스크(30)은, 예를 들면 포토레지스트 막으로 형성한다. 이후 제9도에 도시한 바와 같이 상기 불순물 도입용 마스크(30)을 사용하여 소스영역의 형성영역으로 되는 p형 웰영역(3)의 주면상에 n형 불순물(12n)을 도입한다. n형 불순물(12n)은, 예를 들면 1×10¹⁴∼1×10¹⁵atoms/㎠ 정도의 불순물 농도인 p 이온을 사용하여 50KeV정도의 에너지 이온주입법으로 도입되고 있다. 이 n형 불순물(12n)은 플로팅 게이트 전극(7) 및 컨트롤게이트 전극(9)에 대해서 자기정합으로 도입된다. 그리고 상기 불순물 도입용 마스크(30)을 제거한다.

다음에 플러시형 불휘발성 메모리셀 Qm의 드레인 영역의 형성영역이 열려진 불순물 도입용 마스크(31)을 형성한다. 불순물 도입용 마스크(31)은, 예를 들면 포토레지스트막으로 형성한다. 이후 제10도에 도시한 바와 같이 상기 불순물 도입용 마스크(31)을 사용하여 드레인 영역의 형성영역으로 되는 p형 웰영역(3)의 주면부에 p형 불순물(13p)를 도입한다. p형 불순물(13p)는, 예를 들면 5×10¹³∼1.5×10¹⁴atoms/㎠ 정도의 불순물 농도인 BF₂이온을 사용하여 60KeV 정도의 에너지 이온주입법으로 도입되고 있다. p형 불순물(13p)는 플로팅 게이트 전극(7) 및 컨트롤 게이트 전극(9)에 대해서 자기 정합으로 도입되고 있다. 그리고 상기 불순물 도입용 마스크(31)을 제거한다.

다음에 질소가스 분위기 중에서 약 1000℃의 열처리를 행하고, 상기 도입된 n형 불순물(12n), p형 불순물(13p)의 각각에 신장확산을 행한다. 상기 n형 불순물(12n)의 확산에 의해 n형 반도체 영역(12)를 형성할 수 있다. n형 반도체 영역(12)는 약 0.5㎛ 정도의 깊은 접합깊이로 형성된다. 상기 p형 불순물(13p)의 확산에 의해 저불순물 농도의 p형 반도체 영역(13)을 형성할 수 있다. p형 반도체 영역(13)은 약 0.3∼0.5㎛ 정도의 깊은 접합깊이로 형성된다.

다음에 플러시형 불휘발성 메모리셀 Qm의 형성영역이 열려진 불순물 도입용 마스크(32)를 형성한다. 불순물 도입용 마스크(32)는, 예를 들면 포토레지스트 막으로 형성한다. 이후 제11도에 도시한 바와 같이 플러시형 불휘발성 메모리셀 Qm의 소스영역의 형성영역이 열려진 불순물 도입용 마스크(32)를 사용하여 소스영역의 형성영역으로 되는 p형 웰영역(3)의 주면부에 n⁺형 불순물(11n⁺)를 도입한다. n⁺형 불순물(11n⁺)는, 예를 들면 5×10¹⁵∼1×10¹⁶atoms/㎠의 As 이온을 사용하여 60KeV정도의 에너지 이온주입법으로 도입된다. n⁺형 불순물(11n⁺)은 플로팅 전극게이트(7) 및 컨트롤 게이트 전극(9)에 대해서 자기정합으로 도입된다. 그리고 상기 불순물 도입용 마크스(32)를 제거한다.

다음에 제13도에 도시한 바와 같이 플러시형 불휘발성 메모리셀 Qm의 드레인 영역의 형성영역이 열려진 불순물 도입용 마스크(33)을 사용하여 드레인 영역의 형성영역으로 되는 p형 웰영역(3)의 주면부에 n⁺형 불순물(14n⁺)를 도입한다. n⁺형 불순물(14n⁺)는, 예를 들면 1×10¹⁵∼1×10¹⁵atoms/㎠ 정도의 As 이온을 60KeV 정도의 에너지 이온주입법으로 도입한다. n⁺형 불순물(14n⁺)는 플로팅 게이트 전극(7) 및 컨트롤 게이트 전극(9)에 대해서 자기정합으로 도입된다.

여기서 n⁺형 불순물(11n⁺),(14n⁺)를 별도의 공정에 의해 도입되는 경우에 대해서 설명했지만, n⁺형 불순물(11n⁺),(14n⁺)을 같은 불순물 농도로 하는 경우에는 동시에 도입하여도 좋다.

다음에 질소가스 분위기 중에서 약 1000℃의 열처리를 행하여 상기 도입된 n⁺형 불순물(11n⁺),(14n⁺)의 각각을 신장확산한다. 이 열처리에 의해 n⁺형 불순물(11n⁺),(14n⁺)는 약 0.3㎛ 정도의 접합깊이로 된다.

다음에 제13도에 도시한 바와 같이 n채널 MISFET Qn 형성영역이 열려진 불순물 도입용 마스크(34)를 사용하여 n형 불순물(15n)을 n채널 MISFET Qn의 게이트 전극(9) 양단의 p형 웰영역(3)의 주면부에 게이트 전극(9)에 대해서 자기정합으로 도입한다. 이 n형 불순물(15n)은, 예를 들면 1×10¹³∼5×10¹³atoms/㎠의 p이온을 50KeV 정도의 에너지로 이온주입해서 도입한다.

다음에 제14도에 도시한 바와 같이 p채널 MISFET Qp형성영역이 열려진 불순물 도입용 마스크(35)를 사용하여 p형 불순물(16p)를 p채널 MISFET Qp의 게이트 전극(9) 양단의 n형 웰영역(2)의 주면부에 게이트(9)에 대해서 자기정합으로 도입한다. 이 p형 불순물(16p)는, 예를 들면 5×10¹²∼5×10¹³atoms/㎠인 BF₂이온을 60KeV 정도의 에너지로 이온주입해서 도입한다.

다음에 제15도에 도시한 바와 같이 표면의 절연막(10)을 습식에칭으로 제거한다. 이 에칭액은, 예를 들면 플루오르 산과 물의 혼합액으로서 그 혼합비는 1 : 99이다. 이 공정에 의해 플러시형 불휘발성 메모리셀 Qm의 소스, 드레인 영역 표면의 절연막으로서, n⁺형 불순물(11n⁺),(14n⁺)의 As이온의 이온주입에 의해 댕글링 본드가 형성된 절연막이 제거된다.

다음에 제16도에 도시한 바와 같이 약 900℃의 온도인 화로내에서 산소를 공급하면서 약 20분간 산화처리하는 것에 의해 새로운 절연막(10'), 예를 들면 산화막을 플러시형 불휘발성 메모리셀 Qm의 소스, 드레인 영역의 표면에 약 400∼500Å 정도로 형성한다. 이 때 플로팅 게이트 전극(7) 및 컨트롤 게이트 전극(9)의 표면에도 거의 같은 두께의 절연막이 형성된다.

이 산화공정에 의해 플러시형 불휘발성 메모리 셀 Qm의 플로팅게이트 전극(7)의 양단부의 코너부는 제4도에 도시한 바와 같이 둥글게 된다.

또, 이 열처리에 의해 MISFET Qn,Qp의 n형 불순물(15n), p형 불순물(16p)는 신장확산되어 양자 모두 약 0.1∼0.2㎛ 정도의 접합길이로 된다.

다음에 제17도에 도시한 바와 같이 각 게이트 전극(7),(9) 각각의 측벽에 사이드 윌 스페이서(17)을 형성한다. 사이드 웰 스페이서(17)은, 예를들면 기판전면의 CVD법으로 산화규소막을 퇴적하고, 이 퇴적한 막두께에 해당하는 분만큼 기판전면에 RIE 등의 이방성 에칭을 행하는 것에 의해 형성할 수 있다.

다음에 상기 이방성 에칭에 의해 n형 웰 영역(2), p형 웰 영역(3) 등의 주면이 노출되므로 산화처리를 행하여 그것들의 표면을 얇은 산화 규소막으로 피복한다.

또, n채널 MISFET Qn부가 열려진 불순물 도입용 마스크(36)을 형성하여 게이트 전극(9) 및 사이드 월 스페이서(17)에 대해서 자기정합으로 n⁺형 불순물을 도입한다. n⁺형 불순물은 예를들면 5×10¹⁵atoms/㎠ 정도의 고불순물농도인 As 이온을 사용하여 60KeV 정도의 에너지 주입법으로 도입되어 있다.

다음에 제18도에 도시한 바와 같이 p채널 MISFET Qp의 형성 영역이 열려진 불순물 도입용 마스크(37)을 형성한다. 그리고, 이 불순물 도입용 마스크(37)을 사용해서 p^_형 반도체 영역(16)의 주면부에 p⁺형 불순물(19p⁺)를 도입한다. 상기 p⁺형 불순물은, 예를들면 2×10¹⁵atoms/㎠ 정도의 고불순물농도인 BF₂이온을 사용하여 60KeV 정도의 에너지 주입법으로 도입되어 있다. p⁺형 불순물(19)는 게이트 전극(9) 및 사이드 월 스페이서(17)에 대해서 자기정합으로 도입되어 있다.

또, 이후 약 850℃의 어닐을 행하는 것에 의해 제19도에 도시한 바와 같이 n⁺형 불순물(18n⁺), p⁺형 불순물(19p⁺)는 신장확산되어 0.2∼0.3㎛ 정도의 접합깊이를 갖는 n⁺형 불순물(18n⁺), p⁺형 불순물(19p⁺)가 형성된다.

다음에 기판전면에 층간절연막(20),(21)을 형성한다. 층간절연막(20)은 유기실란의 열분해로 형성된 두께 1500Å 정도의 산화막이고, 층간절연막(21)은, 예를 들면 CVD법으로 형성된 두께 5000∼6000Å의 BPSG 막이다. 그리고 상기 층간절연막(20),(21)에 접속구멍(22)을 형성하고, 층간절연막(21)에 글라스플로를 행한 후 상기 제3도에 도시한 바와 같이 배선(23)을 형성한다. 이들 일련의 제조공정을 실행하는 것에 의해 본 실시예의 EEPROM이 완성된다. 또, 도시하지 않았지만 배선(23)의 상부에는 비활성화막이 마련되도록 되어 있다.

또한, 본 실시예에서는 제15도, 제16도에서 설명한 바와 같이 절연막을 제거한 후에 산화를 행하여 재차 절연막을 형성했지만 반드시 절연막은 에칭제거할 필요는 없고 산화처리를 행하면 된다. 그 이유는 이온주입에 의해 발생한 댕글링 본드에 산화처리에 의해서 산소가 공급되어 댕글링 본드가 없어지던가, 또는 감소하기 때문에 생각할 수 있다. 또, 절연막을 일부 제거한 후에 산화를 행하여도 마찬가지로 누설전류를 방지 또는 억제할 수 있다.

본 실시예에 의해 다음과 같은 효과가 얻어진다.

(1) 플로팅 게이트 전극의 끝부분의 아래쪽 코너를 둥글게 하는 것에 의해 코너부에 전계가 집중하는 것을 방지할 수 있어 플로팅 게이트 끝부분의 게이트 절연막의 파괴 또는 저하를 방지할 수 있으므로 리라이트의 회수를 증가할 수가 있다.

(2) 플로팅 게이트 전극의 끝부분의 아래쪽 코너를 둥글게 하는 것에 의해 코너부의 전계집중을 방지할 수 있으므로 소거시의 전계가 게이트 절연막에 거의 균일하게 걸리므로 비트사이의 소거특성의 불안정을 방지할 수가 있다. 또, 플로팅 게이트 전극의 끝부분의 형상에 불안정한 것이 있다고 해도 소거시의 터널링은 끝부분보다 채널측에서 일어나므로 비트사이의 소거특성의 불안정을 방지할 수가 있다.

(3) 소스영역형성을 위해 고농도의 As 이온으로 이온 주입한 후에 표면의 산화막을 제거하고 나서 산화막을 다시 형성하는 것에 의해 플로팅 게이트 전극과 소스영역사이의 누설전류를 방지할 수 있으므로 소거특성의 불안정을 방지할 수가 있다. 또, 상술한 이온주입후에 산화처리를 하는 것에 의해 산화막중의 댕글링 본드를 감소시킬 수 있고 상기 누설전류를 방지 또는 감소시킬 수가 있다.

제20도는 본 발명의 제2의 실시예에 의한 플러시형 불휘발성 메모리셀의 개략적인 구성을 도시한다.

상술한 제1의 실시예와의 차이점에 대해서 설명하면, 동일도면에 도시하는 제2의 실시예에 의한 플러시형 불휘발성 메모리셀에서는 플로팅 게이트 전극(7)의 끝부분 밑의 소스영역(11)의 표면부근에 저농도 영역(24)를 선택적으로 형성하는 것에 의해서 소거전압의 인가시에 소스영역(11)과 플로팅 게이트 전극(7)의 끝부분 사이에 일어나는 전계를 완화시키는 전계완충수단이 형성되어 있다. 즉, 플로팅 게이트 전극(7)의 끝부분 밑의 소스영역(11)의 표면에서 공핍층이 신장하기 쉽게 되는 것에 의해 전계를 완화하는 것이다.

이 저농도 영역(24)는 소스영역(11)내에서의 도전성부여 불순물의 도프량을 부분적으로 적게 하던가, 또는 제21도에 도시한 바와 같이 소스영역(11)중에 p도전성 부여 불순물을 0.15㎛ 정도의 깊이로 선택적으로 이온주입하는 것에 의해 형성된다.

상술한 바와 같은 저농도 영역(24)를 마련하면 소거시의 인가전계에 의해 플로팅 게이트 전극(7)의 끝부분 밑의 저농도 영역(24)에 부분적으로 큰 공핍층의 확장이 생기게 된다. 이 공핍층의 확장에 의해 플로팅 게이트 전극(7)의 끝부분 부근에 전계가 집중하는 경향이 시정되게 된다.

이것에 의해 상술한 제1의 실시예의 경우와 마찬가지로 비교적 간단한 제조공정으로 얻어지는 구조로서 기억소자 사이에서의 소거특성의 불안정을 작게함과 동시에 반복리라이트 가능한 수를 많게 할 수 있도록 된다.

제22도는 본 발명의 제3의 실시예로서, 제1의 실시예와는 플러시형 불휘발성 메모리셀 Qm의 구조가 다르다. 주변 회로에 대해서는 구조 및 제조가 모두 동일하다.

따라서 제1의 실시예의 각 부분에 해당하는 부분에는 동일한 부호를 부여서 표시한다.

동일도면에 도시한 플러시형 불휘발성 메모리셀은 제1의 실시예와 마찬가지로 MISFET로서, 반도체 기판(1)상에 제1의 게이트 절연막(6)을 거쳐서 마련된 플로팅 게이트 전극(7), 플로팅 게이트 전극(7)상에 제2의 게이트 절연막(8)을 거쳐서 마련된 컨트롤 게이트 전극(9), 상기 플로팅 게이트 전극(7) 아래에서 서로 떨어지고, 또한 상기 플로팅 게이트 전극(7)과 부분적으로 겹쳐서 형성된 소스 영역(11),(12) 및 드레인 영역(14) 등에 의해서 형성된다.

여기서 상기 컨트롤 게이트 전극(9)의 측부에는 사이드 윌 스페이서(17)이 마련되어 있다. 이 사이드 월 스페이서(17)의 끝부분을 기준으로 해서 상기 플로팅 게이트 전극(7)이 형성되어 있다. 이것에 의해 컨트롤 게이트 전극(9)의 측부는 플로팅 게이트 전극(7)의 측부보다 후퇴해서 형성되어 있다.

이와 같이 컨트롤 게이트 전극(9)의 측부가 상기 플로팅 게이트 전극(7)의 측부보다 안쪽으로 후퇴해서 형성되고, 또한 상기 소스영역(11),(12)와 상기 드레인 영역(14)의 선단이 각각 컨트롤 게이트 전극(9)의 측부 아래에 도달하고 있는 것에 의해 소스영역(11),(12) 및 드레인 영역(14)와 플로팅 게이트 전극(7) 사이에 비교적 큰 중첩부분이 재현성 있게 또한 제어성 있게 형성되어 있다.

이 경우 플로팅 게이트 전극(7)의 치수가 상기 사이드 월 스페이서(17)에 의해 컨트롤 게이트 전극(9)의 치수보다 한쪽 끝 부분에서 0.2∼0.3㎛ 정도 크게 설정되어 있다. 또, 플러시형 불휘발성 메모리셀 Qm의 각층의 막두께에 대해서는 제1의 실시예와 동일하다.

이상과 같이 구성된 불휘발성 메모리셀에서는 먼저 소스영역(11),(12) 및 드레인 영역(14)와 플로팅 게이트 전극(7)의 중첩면적이 확실하게 확보되어 있는 것에 의해 소거시에는 플로팅 게이트 전극(7)의 측부의 형상등의 영향을 받지 않고 안정된 터널전류를 확보할 수 있도록 한다. 이와 동시에 끝부분으로의 전계집중이 완화되는 것에 의해 소거전압을 높게해서 소거속도를 빨리할 수 있도록 된다.

다음에 상술한 불휘발성 메모리셀의 제조방법의 1실시예를 설명한다.

제23도∼제30도에는 제22도에 도시한 플러시형 불휘발성 메모리셀의 제조방법으르 도시한다.

제1실시예의 제7도와 마찬가지로 반도체 기판상에 다결정 규소막의 도전막(9A)를 형성한다.

다음에 제24도에 도시한 바와 같이 플러시형 불휘발성 메모리셀 Qm의 형성영역에서 도전막(9A) 및 주변회로를 구성하는 n채널, p채널 MISFET 형성영역의 도전막(9A)를 패터닝하여 컨트롤 게이트 전극 및 n채널, p채널 MISFET의 게이트 전극을 형성한다.

다음에 표면을 산화처리하여 절연막(10)을 형성한다.

다음에 제25도∼제28도까지의 공정은 제1의 실시예인 제9도∼제12도에 해당하므로 설명을 생략한다. 단, 각 이온주입은 컨트롤 게이트 전극(9)에 대해서 자기정합적으로 플로팅 게이트 전극형성용의 다결정 규소막을 통해서 행하여 진다. 따라서 이온주입의 에너지는 제1실시예에 비해서 높게하지 않으면 안된다.

예를 들면, n형 불순물(12n)은 p⁺를 150KeV정도, p형 불순물(13p)는 B⁺를 50KeV정도, n⁺형 불순물(11n⁺),(14n⁺)는 As⁺를 250KeV 정도의 에너지를 이온 주입해서 형성한다. 이후 제1실시예의 제15도, 제16도와 같은 방법으로 n형, p형 불순물(15n),(16p)를 이온주입해 둔다.

다음에 제29도에 도시한 바와 같이 제1실시예의 제17도와 마찬가지로 해서 플러시형 불휘발성 메모리 셀 Qm의 컨트롤 게이트 전극(9) 및 n채널, p채널 MISFET의 게이트 전극(9)의 측부에 사이드 월 스페이서(17)을 형성한다.

다음에 제30도에 도시한 바와 같이 상술한 컨트롤 게이트 전극(9) 및 사이드 월 스페이서(17)에 대해서 자기정합적으로 플로팅 게이트 전극(7)을 가공한다.

다음에 제1실시예의 제17도 이후의 공정과 같은 공정에 의해 본 실시예의 EEPROM이 완성된다.

본 실시예에 의하면 다음과 같은 효과가 얻어진다.

(1) 소스영역과 플로팅 게이트 전극 사이의 중첩을 확실하게 얻을 수 있으므로, 소거특성의 불안정을 없앨 수 있다.

(2) 플로팅 게이트 전극 아래에서의 소스 영역의 도전성 부여물질의 농도를 제어성 있게 높일 수 있으므로, 소거동작시에 반도체 기판 표면에서의 반전층의 형성 또는 공핍층의 확장에 의한 영향을 적게하고, 게이트 절연막을 거쳐서만 소거전계의 인가가 행하여지도록 해서 터널전류를 증대시키고, 이것에 의해 소거특성, 특히 소거속도를 높일 수 있게 된다.

(3) 자기정합에 의한 미세가공이 가능하다.

다음에 제31도는 상술한 제3의 실시예의 변형예로서 플로팅 게이트 전극(7)과 컨트롤 게이트 전극(9)가 소스영역(11),(12)측과 드레인 영역(14)측에 의해 비대칭으로 되어 있다. 이 경우 플로팅 게이트 전극(7)의 소스영역(11),(12)측은 상술한 실시예와 마찬가지로 사이드 월 스페이서(17)에 의해 컨트롤 게이트 전극(9)보다 0.2∼0.3㎛ 옆으로 튀어 나와서 형성되어 있다. 그러나, 드레인 영역(14)측에서는 플로팅 게이트 전극(7)과 컨트롤 게이트 전극(9)의 각 끝부분이 대략 동일위칭 갖추어져 있다.

이와 같은 비대칭 구조에 의해 소스영역(11),(12)와 플로팅 게이트 전극(7)의 중첩을 크게 해서 소거특성의 향상을 도모할 수 있는 한편, 드레인 영역(14)와 플로팅 게이트 전극(7)의 중첩을 작게 해서 라이트 특성의 향상을 동시에 도모할 수 있게 된다.

이상 본 발명자에 의해 이루어진 발명을 플러시형 EEPROM에 적용한 실시예에 대해서 설명했지만 플러시형 EEPROM이외의 EEPROM, 또는 EEPROM을 내장한 마이크로 컴퓨터에도 적용할 수 있다.

예를 들면, 제32도에서 (25)는 p^_형 단결정 실리콘으로 되는 반도체 기판(칩)으로서, 주변에 여러개의 본딩패드(26)이 배치되어 있다. 본딩패드(26)의 안쪽에 입출력회로 영역 I/O가 마련되어 있다. 제32도에 도시한 마이크로 컴퓨터용칩(25)에서는 μ(마이크로) ROM, CPU(중앙처리장치), SCI(Seriall Com-munication Interface), A/D(아날로그-디지탈)변환회로, dual-RAM(dual port Random Access Memory), RAM, ROM, 타이머 1, 타이머 2, 타이머 3의 각각을 내장하고 있다.

상기 μROM, ROM부 및 RAM부에 본 발명을 적용할 수가 있다.

Claims (11)

1. 터널현상을 이용해서 소스영역에서 정보의 소거를 실행하는 MISFET형의 불휘발성 메모리셀을 갖는 반도체 집적회로 장치의 제조방법으로서, (a) 반도체 기판표면의 메모리 셀 형성영역에 제1절연막을 거쳐서 제1도전막을 형성하는 공정, (b) 상기 제1도전막상에 제2절연막을 거쳐서 제2도전막을 형성하는 공정, (c) 상기 제2도전막을 패터닝해서 컨트롤 게이트 전극을 형성하는 공정, (d) 상기 컨트롤 게이트 전극에 대해서 자기 정합적으로 상기 MISFET의 소스 및 드레인 영역으로 되는 제1 및 제2 n형 반도체 영역을 형성하는 공정 및 (e) 상기 MISFET의 채널방향으로 상기 컨트롤 게이트 전극 보다 긴 플로팅 게이트 전극을 형성하는 공정을 포함하는 반도체 집적회로 장치의 제조방법.
2. 제1항에 있어서, 상기 (d)와 (e)의 공정 사이에 상기 컨트롤 게이트 전극의 양끝에 사이드월 절연막을 형성하는 공정을 갖고, 상기 컨트롤 게이트 전극은 상기 플로팅 게이트 전극과 사이드월 절연막에 대해서 자기정합되어 있는 반도체 집적회로 장치의 제조방법.
3. 콘트롤 게이트 전극, 플로팅 게이트 전극, 상기 2개의 게이트 전극 사이에 형성된 제2절연막, 반도체 기판과 상기 플로팅 게이트 전극 사이에 형성된 제1절연막, 상기 반도체 기판내에 형성된 제1도전형의 제1 및 제2절연막, 상기 반도체 기판내에 형성된 제1도전형의 제1 및 제2반도체 영역, 상기 반도체 기판내의 상기 제1 및 제2반도체 영역사이에 형성되는 채널영역으로 이루어지는 메모리 셀을 갖고, 상기 메모리의 셀은 상기 플로팅 게이트 전극에서 상기 제1반도체 영역으로의 캐리어의 방출을 상기 제1절연막을 거친 터널링에 의해 실행하는 반도체 기억장치의 제조방법에 있어서, 반도체 기판 표면의 메모리 셀 형성영역에 제1절연막을 개재시켜서 제1도전막을 형성하는 공정, 상기 제1도전막상에 제2절연막을 개재시켜서 제2도전막을 형성하는 공정, 상기 제1 및 제2도전막을 패터닝하는 것에 의해, 플로팅 게이트 전극 및 콘트롤 게이트 전극을 형성하는 공정, 상기 플로팅 게이트 전극의 양끝부에 대응하는 반도체 기판 표면상의 영역에 제1산화막을 형성하는 공정 및 제1반도체 영역을 형성하기 위한 불순물을 상기 제1산화막을 거쳐서 반도체 기판내에 상기 플로팅 게이트 전극의 한쪽의 끝부에 대해 자기정합적으로 이온주입에 의해 도입하는 공정, 상기 부루순물 도입공정 후에 상기 반도체 기판 표면을 산화해서 상기 제1반도체 영역상의 반도체 기판표면에 제2산화막을 형성하는 공정을 포함하고, 상기 제2산화막 형성공정은 상기 플로팅 게이트 전극의 코너부의 형상이 둥글게 되도록, 상기 플로팅 게이트 전극의 코너부에 있어서의 상기 제1절연막의막두께를 다른 부분의 상기 제1절연막의 막두께보다 두껍게 하는 산화인 것을 특징으로 하는 반도체 기억장치의 제조방법.
4. 제3항에 있어서, 상기 제2산화막 형성공정은 상기 제1산화막을 제거한 후에 상기 반도체 기판 표면을 열산화하는 것에 의해서 상기 제2산화막을 형성하는 반도체 기억장치의 제조방법.
5. 제3항에 있어서, 상기 제2산화막 형성공정은 상기 제1산화막이 형성되어 있는 반도체 기판 표면을 열산화하는 것에 의해서 상기 제2산화막을 형성하는 반도체 기억장치의 제조방법.
6. 제3항에 있어서, 상기 제1반도체 영역의 불순물 농도는 상기 콘트롤 게4트 전극과 상기 제1반도체 영역 사이에 전압을 인가해서 상기 플로팅 게이트 전극에서 상기 제1반도체 영역으로 캐리어를 터널링에 의해 방출할 때, 표면이 공핍화하지 않는 농도인 반도체 기억장치의 제조방법.
7. 제6항에 있어서, 상기 제1반도체 영역은 상기 콘트롤 게이트 전극의 하부까지 연장하는 반도체 기억장치의 제조방법.
8. 제3항에 있어서, 상기 플로팅 게이트 전극의 한쪽의 끝부에 대해서 자기정합적으로 불순물을 도입해서 제1도전형의 제3반도체 영역을 형성하는 공정, 상기 플로팅 게이트 전극의 다른쪽의 끝부에 대해서 자기정합적으로 불순물을 도입해서 제1도전형의 제2반도체 영역을 형성하는 공정, 상기 플로팅 게이트 전극의 다른쪽의 끝부에 대해서 자기정합적으로 불순물을 도입해서 제2도전형의 제4반도체 영역을 형성하는 공정을 또 포함하고, 상기 제3반도체 영역의 접합깊이는 상기 제1반도체 영역의 접합깊이보다 깊고, 상기 제3반도체 영역의 불순물 농도는 상기 제1반도체 영역의 불순물 농도보다 낮고, 상기 제4반도체 영역의 접합깊이는 상기 제2반도체 영역의 접합깊이보다 깊고, 상기 제1반도체 영역은 상기 콘트롤 게이트 전극의 아래까지 연장하고, 상기 제1반도체 영역의 불순물 농도는 상기 콘트롤 게이트 전극과 상기 제1반도체 영역 사이에 전압을 인가해서 상기 플로팅 게이트 전극에서 상기 제1반도체 영역으로 캐리어를 터널링에 의해 방출하는 정보 소거 동작시 표면이 공핍화되지 않는 농도이고, 정보 라이트 동작시 상기 제2반도체 영역에 전압을 인가해서 상기 플로팅 게이트 전극에 핫 캐리어를 주입하고, 정보 리드 동작시 상기 제2반도체 영역은 드레인으로서 작용하는 반도체 기억장치의 제조방법.
9. 제3항에 있어서, 상기 제2산화막 형성공정 후에, 상기 콘트롤 게이트 전극 및 플로팅 게이트 전극의 양끝부에 대해서 자기정합적으로 사이드월 스페이서를 형성하는 전극의 양끝부에 대해서 자기정합적으로 사이드월 스페이서를 형성하는 공정을 또 포함하는 반도체 기억장치의 제조방법.
10. 제3항에 있어서, 상기 반도체 기판 표면의 주변회로 형성영역에 주변회로를 구성하는 MISFET의 게이트 전극을 형성하는 공정, 상기 MISFET의 게이트 전극의 한쪽의 끝부에 대해서 자기정합적으로 불순물을 도입해서 드레인으로서 작용하는 제1영역을 형성하는 공정, 상기 제2산화막 형성공정 후에, 상기 콘트롤 게이트 전극 및 플로팅 게이트 전극의 양끝부에 대해서 자기정합적으로 제1사이드 월 스페이서를 형성함과 동시에, 상기 MISFET의 게이트 전극의 양끝부에 대해서 자기정합적으로 제2사이드월 스페이서를 형성하는 공정, 상기 제2사이드월 스페이서에 대해서 자기정합적으로 불순물을 도입해서 드레인으로서 작용하는 제2영역을 형성하는 공정을 또 포함하고, 상기 제2영역의 접합깊이는 상기 제1영역의 접합깊이보다 깊고, 상기 제2영역의 불순물 농도는 상기 제1영역의 불순물 농도보다 높은 반도체 기억장치의 제조방법.
11. 콘트롤 게이트 전극, 플로팅 게이트 전극, 상기 2개의 게이트 전극 사이에 형성된 제2절연막, 반도체 기판과 상기 플로팅 게이트 전극 사이에 형성된 제1절연막 상기 반도체 기판내에 형성된 제1 및 제2반도체 영역, 상기 반도체 기판내의 상기 제1 및 제2반도체 영역 사이에 형성되는 채널영역으로 이루어지는 메모리 셀을 포함하고, 상기 메모리 셀은 상기 플로팅 게이트 전극에서 상기 제1반도체 영역으로의 캐리어의 방출을 상기 제1절연막을 거친 터널링에 의해 실행되는 반도체 기억장치로서, 상기 제1반도체 영역내에 제5반도체 영역이 형성되고, 상기 제5반도체 영역의 불순물 농도는 상기 제1반도체 영역의 불순물 농도보다 낮고, 상기 콘트롤 게이트 전극과 상기 제1반도체 영역 사이에 전압을 인가해서 상기 플로팅 게이트 전극에서 상기 제1반도체 영역으로 캐리어를 터널링에 의해 방출할 때, 상기 플로팅 게이트 전극의 코너부에서의 전계집중을 완화하도록, 상기 제5반도체 영역은 상기 플로팅 게이트 전극의 코너부 근방에 형성되는 것을 특징으로 하는 반도체 기억장치.

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