JPS59207666A - メモリセルの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の分野〕 この発明は次の工程による浮遊グー）　ＭＯ８ＦＥＴメ
モリセルの製造方法に関するものである：まず単結晶シ
リコン基板のメモリセルＣ二予定されている表面部分を
熱酸化して浮遊ゲートＭＯ８ＦＥＴｏ）ゲート酸化膜を
形成する第−ＳｉＯ２層の一部で覆い、この第一５ｉ０
２層のメモリセルの消去区域に予定されている個所にシ
リコン基板の表面に達する窓を作る。続いて第二の熱酸
化処理により窓内に露出したシリコン基板表面をあらた
めて酸化すると同時にシリコン基板上（二残っている酸
化被覆にも酸化処理を施した後形成されたＳｉＯ２層の
表面を第一ポリシリコン層で覆い、この層から浮遊ゲー
トを作り出す。浮遊ゲートが形成された後それを熱酸化
（二よる酸化膜で覆い、この酸化層の上に浮遊グー）Ｍ
ＯＳＦＥＴの制御ゲートの基体となる第二ポリシリコン
層を設けこの層から制御ゲートを成形する。最後に両方
のゲートをマスクとするドーピング過程特にイオン注入
によって浮遊ゲ−）ＭＯＳＦＥＴのソース領Ｊｔ？とド
レン領域を作る。

この種の方法の−っは***国特許出願公開第；３０３７
７４４号明細書又は文献（Ｅｌｅｃｔｒｏｎｉｃｓ。

Ｆｅｂ、２８．１９８０．ｐ、１１３〜１１７）に記載
されている。それによればＥ”ＰＲＯＭメモリセルのメ
モリトランジスタの浮遊ゲートが第一酸化処理によって
作られた５１０２層の窓内部の消去区域を通して充放電
するのでこの窓は消去窓であると同時にメモリトランジ
スタ、従ってＥ２ＰＲＯＭ　　メモリセルに対するプロ
グラミング窓となるものである。

Ｅ”ＰＲＯＭメモリセルの構成に関しては技術の現状か
ら見て浮遊ゲートを備えるメモリトランジスタとこのト
ランジスタをメモリマトリックスの対応する列導体に結
ぶＭＯＳスイッチングトランジスタとで構成される２ト
ランジスタ・メモリセルてのＥ２ＦＲＯＭセルにおいて
規準電位に置かれ、列導体にはメモリの動作様態に対応
して０から２０Ｖの間の動作電圧が加えられる。ソース
°ドレン区間が直列に接続された各セルの両方のトラン
ジスタはｎチャネル型とするのが有利である。更にそれ
ぞれのマトリックス行に所属するＥ’ＰＲＯＭメモリセ
ルはそのスイッチングトランジスタのゲートを通して同
じマトリックス行の所属する選択導線に結ばれ、このセ
ルのメモリトランジスタの制御ゲートはこの選択導線に
平行するプログラミングならびに消去用の導線に結ばれ
る。この導線とシリコン基板を通してメモリセルのプロ
グラミング又は消去に必要な電圧が加えられる。これに
よって浮遊ゲートの充放電が消去区域の薄い酸化膜を媒
体として行なわれる。

〔公知技術の欠点〕

Ｅ”ＰＲＯＭメモリセル（：おいて遂行可能のプログラ
ミング過程又は消去過程の回数は限られてい乃至４（１
０００回の消去ならびにプログラミング過程が実施可能
である。これは薄い酸化層区域で酸化層の絶縁耐力がこ
れらの過程ζ二際して加えられる負荷によって低下する
ことによるものである。

この絶縁耐力の低下はプログラミングならびに消去用の
窓内で薄い酸化層で覆われた半導体領域とポリシリコン
電極の間にｐｎ接合、即ち基板とメモリトランジスタの
高濃度トープドレン領域の間の接合が存在することに基
くものである。薄い酸化層区域においてこのｐｎ接合の
降伏電圧は浮遊ゲートの影響を受けその充電状態に関係
する。この降伏電圧が薄い酸化層に境を接する半導体領
域内にホットキャリヤを発生させるのに充分な電圧値に
達するかあるいはそれを越える場合にはその上Ｃ：ある
薄い酸化層が損傷を受ける。この損傷により薄い酸化層
はプログラミングと消去に際して加わる負荷に対する耐
性が著しく低下する。

〔発明の目的〕

この発明の目的は上記の欠点を取り除き、可能なプログ
ラミングサイクルおよび消去サイクルの回数を確然と増
大させることである。

〔清明の構成〕

この目的を達成するためこの発明は、次の製造工程を提
案する。即ち第−ＳｉＯ２層の形成後この層をシリコン
基板表面に達する窓の範囲の画定にも使用されるイオン
注入マスクで覆い、このマスクを通してソース領域とド
レン領域に予定されている導電型を作るドーパント・イ
オンを窓内に露出したシリコン基板表面部分に注入し、
続いて第５ｉ０２層に窓を作った後浮遊ゲートを備える
ＭＯ８電界効果トランジスタに対する通常の製造実施例 〔発明の実施例〕 この発明による工程の種々の段階を示した第１図乃至第
７図についてこの発明を更に詳細に説明する。

この発明の方法はｐドープ単結晶シリコンウェーハを基
板ＳＴとして進めるのが効果的である。

基板の加工表面は（１００１結晶面とする。場合によっ
てはｎドープシリコン単結墨版の表面にエビタキンヤル
成長させたｐドープシリコン層を基板とすることも可能
である。基板のドーパントはホウ素とし、その濃度は比
抵抗が３０乃至５００ｃｍとなるように選ぶ。

この発明による製造工程の開始前に（１００）結晶面と
した基板表面の個々のメモリセルに割り当てられた区画
の周囲を取囲む枠の形のフィールド酸化膜り。Ｘを設け
て基板表面を複数のメモリセル区域に分割する。そのた
めにはまず基板表面に例えば熱酸化によって厚さ約５０
ｎｍの酸化層を形成させその上を厚さ約１６０　ｎ＋ｎ
の窒化シリコン層で覆う。例えばプラズマを使用するフ
ォトエツチングによりフィールド酸化膜り。Ｘを設ける
個所で基板表面を露出させ、メモリセルを収容するため
のフィールド酸化膜り。Ｘでかこまれた基板表面部分は
厚さ５０　ｎｍの酸化層と酸化マスクにしておく。基板
表１可の露出個所は４毀初に局部的のホウ素イオン注入
によってそのドーピング濃度を高めておく。フィールド
酸化膜の厚さは例えば１４３μ扉に調整する。続いて窒
化シリコン層を例えば熱リン酸エツチング又はプラズマ
エツチングＣ二より取り除く。窒化シリコンマスクの支
持体として使用された酸化層は場合によってゲート酸化
層の基礎として残しておくことができる。しかし多くの
場合フィールド酸化膜り。Ｘの形成後は窒化シリコン層
だけではなくそれを支持する酸化層をもシリコン基板表
面から除去して第２図に示した形にする。

第１図Ｃ二この発明の対象となるＥ　ＰＲＯＭ　メモリ
セルのレイアウトを示す。第２図以下はこの発明による
製造工程のいくつかの段階においてのデバイスの断面構
成を示すもので８１図の１−１線（Ｚ沿う断面をａに、
２−２線に沿う曲面をｂに示す。

ドープ基板ＳＴの表面にフィールド酸化膜の枠ＤｏＸで
かこまれた区域がある。前述のホウ素イオン注入による
基板のドーピング濃度の上昇は十”符号で暗示されてい
る。続く第一酸化処理により各メモリセル形成予定区域
において露出した基板ＳＴの表面がメモリセルの二つの
ｌ・ランジスタのゲート酸化膜の基礎となる第一酸化層
Ｇ。Ｘ”で覆われる。第一酸化層ＧｏＸ　の厚さは、窓
の内部にある部分の厚さとの和がセルを構成する二つ０
ｎ７０ｓ電界効果トランジスタの場所においてのゲート
酸化膜Ｇ。Ｘの厚さとなるように調整される。これによ
って作られた構造を第３図に示す。

この発明の方法では続いて酸化膜Ｇｏｘ”にプログラミ
ングならびに消去用の窓を作るのに必要なフォトレジス
トエツチングマスクをとりつける。

このマスクはプログラミング消去窓Ｆの予定個所を除い
てデバイスの全面を覆う。窓Ｆはセルのメモリトランジ
スタの近くに作る必要があり、その場所は切断線１だけ
Ｃ二接し、切断線２には接していないから窓形成後の状
態を示す第４図（二おいてはフォトレジスト層りがｂ図
では完全に保存され、ａ図では５ｉｎ２層ＣＯＸ　　の
表面から除か几でいる。

この発明の方法ではフォトレジストマスクＬがエツチン
グマスクとしてだけではなくイオン注入マスクとしても
イ≠用さ肚、フォトレジスト層Ｌθ）厚さの調整に際し
てこの点を考慮しなければならないことを注意する必要
がある。従ってこの発明の方法ではフォトレジスト層り
を設は第一酸化膜Ｇ　ｏｘ　　の窓Ｆ（二予定さ肚た個
所において露光・現像（二より除去した後にメモリセル
の両方のトランジスタのソース領域とドレン領域に対し
て決められている導電型を作るドーパントのイオン注入
を実施する。今の場合はドナーイオン特（ニリンイオン
又はヒ素イオンが使用される。フォトレジストマスク層
りの厚さと注入イオンエネルギーは注入イオンがマスク
層りで覆われていない個所（第４図ａ）では第一酸化膜
ＧＯＸ　　を貫通して酸化膜Ｃ二値接接している基板部
分を反転ドープし、酸化膜ＧｏＸ　と厚い酸化層Ｉ）ｏ
ｘ　　のマスク層りで覆われている個所では注入イオン
の基板進入が阻止されるように互（二協調して選定され
る。

プログラミングならびＣ二消去窓Ｆに予定された区域を
反転ドープする目的はこの区域が後で作られるメモリト
ランジスタドレン領域と共に同じ導電型の共通領域を形
成し、それζ二よって窓Ｆの下の薄い酸化層予定区域内
部にｐｎ接合が生じないようにすることである。上記の
フィールド酸化膜１）ｏｘの下側に対するホウ素イオン
注入を考慮してもこの条件がいずれの場合にも確実に満
たされるためには窓Ｆに予定された個所に対するドナー
イオン注入量を適当に選定して反転ドープＣ二よって達
成された実効ドープ濃度がフィールド酸化膜の下のアク
セプター濃度の約２倍になるようにする。

窓Ｆを作るためフォトレジストイオン注入マスクをその
ままエツチングマスクとし希釈フッ化水使用するエツチ
ング過程は広く行わ几ているものであるから詳細な説明
を必要としない。このエツチングに続いてフォトレジス
トマスクＬを第一酸化層Ｇ。Ｘ　表面から取り除き、そ
扛によって作られたデバイスに対して***国特許出願公
開第３０３７７４４号明細書に示されている見解に基く
酸化処理を実施する。この酸化処理によって窓Ｆ内に露
出した基板ＳＴの表面に薄い５ｉｎ２層Ｔ。Ｘ（トンネ
ル酸化膜）が形成される。その厚さは通常通り１０乃至
１５ｎｍζ二調整される。トンネル酸化膜Ｔ’ｏｘ　　
の形成と同時に窓Ｆでは第一酸化層ＧＯＸ”の厚さがメ
モリセルの両方のトランジスタのゲート酸化層Ｇ。Ｘ　
の必要とする値まで増強される。この値は窓Ｆ内のトン
ネル酸化膜に予定されている厚さく例えば９０〜］］Ｏ
ｎｍ）より相当大きいものである。窓Ｆ内の薄い酸化膜
Ｔ。Ｘの形成は約８５０℃の温度で行なわれることを付
は加えておく。

５図ａ、ｂに示す。この構造に対して第一ポリシリコン
層を通常の方法によって全面的に析出させ、マスクエツ
チングによってメモリトランジスタの浮遊グー）ＧＦと
スイッチングトランジスタの制御ゲートＳＧＩとなる部
分だけに限定する。その際窓Ｆ内のトンイ・ル酸化膜Ｔ
ｏｘが完全に浮遊ゲートＧＦで覆われるようにする。こ
の状態を第６図ａ、　　ｂに示す。第一ポリシリコン層
のドーピング（これには特にリンが使用さ訛る）はその
析出と同時に又はその直（ｉ二実施し、上記のエツチン
グ過程の前に行なうのが効果的である。第６図に示した
構造に対して次の酸化処理を実施して第一ポリシリコン
層の残部Ｇ１１ｉ’とＳＧＩの表面に絶縁１（至）ＪＯ
Ｘを形成させる。この酸化処理Ｃ二縦けて同じくリンを
ドープされた第二ポリシリコン層を表面に析出させる。

この析出は例えばＰＨ，を含む希釈ＳｉＨ，の熱分解に
よる。続く段階としてメモリトランジスタの制御グー）
ＳＧ２を第二ポリシリコン層のマスクエツチングによっ
て作る。これは通常の写真蝕刻技術による。

ソース領域とドレン領域を作るためのドーパント例えば
ヒ素を受取る基板表面区域はゲート酸化層Ｇ。Ｘでは覆
われているがポリシリコン層部分即ちゲートＧＦ、ＳＧ
Ｉ、ＳＧ２によっては覆われていないことを注意しなけ
ればならない。メモリセルを構成するトランジスタのソ
ース領域とドレン領域は従って共通のイオン注入過程例
えばヒ素イオンを使用しグー）ＧＦ、ＳＧＩ、ＳＧ２の
外フィールド酸化層り。Ｘを注入マスクとするイオン注
入によって作ることができる。ただし注入イオンのエネ
ルギーは酸化層り。Ｘ＋ＧＯＸならびに表面に残された
個々のポリシリコン層部分Ｇ　Ｆ　＋　　Ｓ　Ｇ　１　
、Ｓ　Ｇ　２の厚さに適合して選定しイオンが酸化層Ｇ
。Ｘは１通するが酸化層Ｉ）ｏｘ又はポリシリコンプー
トＧＦ、ＳＧＩ、ＳＧ２とそれらを支持するゲート酸化
層ＧＯＸを貫通してその下にある単結晶シリコン基板に
侵入することはないようＣ二する。注入は基板ＳＴの表
面に対して垂直に入射するイオンビームによるのが有利
である。

最後にデバイスの全面を例えばスパッタされたＳ　１０
２から成る外側絶縁層ｚｏＸで覆い、局部的エツチング
によりメモリトランジスタの制御ゲートＳＧ２に導く接
触孔を作る。絶縁層Ｚ。Ｘとスイッチングトランジスタ
の制御グー）ＳＧＩの外表面に設けられた酸化層ＪＯＸ
を貫通する別の接触孔はスイッチングトランジスタのポ
リシリコングー１−８ＧＩに達する。ソース接続端とド
レン接続端Ｃ二対して一つづつ作られた接触孔は外側絶
縁層Ｚ。Ｘと絶縁分離酸化層ＪＯＸとを貫通してソース
領域予定個所とドレイン領域予定個所に導く。

これらの接触孔内に設けられる接続端シニは例えばアル
ミニウムが使用される。

これによって作られた最終形態を第７図に示す。

ａはトンネル窓Ｆの部分であり、ｂは切断線２−２に沿
った断面である。第７図においてＤｒはメモリトランジ
スタのソース領域、ＭＺはこれら両トランジスタに共通
の電流導入領域（スイッチングトランジスタではソース
、メモリトランジスタではドレン）を表わしている。

メモリセルを構成する両トランジスタのソース領域とド
レン領域の作成はスイッチングトランジスタの浮遊ゲー
トＧＦと制御ゲートＳＧ１の成形後直ちに第一ポリシリ
コン層に対して行なうことも可能である。そのためには
基板のソース領域とドレン領域に予定された個所Ｃ二お
いてゲート酸化層Ｇｏｘを局部エツチング（二よって除
去した後生としてヒ素イオン又はリンイオン又はその双
方を使用するイオン注入によりソース領域とドレン領域
を形成させる。その際イオン注入マスクとしてゲート酸
化膜のソース・ドレン領域予定個所の局部エツチングに
使用されたフォトレジストマスクを使用するかあるいは
樹脂マスクの代番月二成形されたポリシリコン層部分Ｇ
Ｆ’又はＳＧＩ自体をマて考慮されている。

メモリセルを構成する両方のトランジスタのソース領域
とドレン領域の作成【二縦いてＧＦとＳＧＩの外側と高
濃度にドープされた基板領域（ソースとドレン）の上で
表面酸化した後第二ポリシリコン層を析出させそれから
メモリトランジスタの制御ゲートＳＧ２を作り出才。

この発明の方法に基いて製作されたメモリトランジスタ
では著しく多数回のプログラミング過程と消去過程が可
能であり、その数は２５００００　回以上に達する。

【図面の簡単な説明】

第１図はこの発明の対象となるＥ”ＦＲＯＭセルのレイ
アウトを示し、第２図から第７図まではこの発明Ｃ二よ
る製造工種の種々の段階においてのデバイスの断面構成
を示す。各図面においてＳＴ：シリコン基板、Ｇ’ｏ、
”、ｉ：第二＋３ｉ０２層、Ｄｏｘ　：ゲート酸化層、
ＧＦ：浮遊ゲート、ＳＧＩおよびＳＧ２　：制御ゲート
、Ｚｏｘ：外側絶縁層。 ＩＧＩ

Claims (1)

1. 【特許請求の範囲】 １）単結晶シリコン基板の表面の所定個所を熱酸化によ
   って浮遊グー）ＭＯ８電界効果トランジスタのゲート酸
   化膜の一部を構成する第−ＳｉＯ２層で覆い、このＳｉ
   Ｏ２層のメモリセル消去区域に予定されている個所にシ
   リコン基板表面に達する窓を作り、この窓で露出したシ
   リコン基板表面を第二熱酸化によってあらためて酸化す
   ると同時にシリコン基板表面に残された酸化膜被覆に酸
   化処理を施し、次　−いてこの酸化膜被覆の表面を第一
   ポリシリコン層で覆ってこのポリシリコン層から浮遊ゲ
   ートを作り出し、浮遊ゲートの形成後それを熱処理によ
   って作られた酸化層で覆ってこの酸化層の上に浮遊グー
   ）ＭＯ８電界効果トランジスタの制御ゲートの基体とな
   る第二ポリ成形し、最後に両方のゲートをマスクとする
   ドーピング過程特にイオン注入過程によって浮遊グー）
   ＭＯ８電界効果トランジスタのソース領域とドレン領域
   を作る方法において、第−Ｓ　１０２層（Ｇｏｘ”）の
   作成後この層を同時にｖ　Ｕコン基板（ＳＴ）表面に達
   する窓（Ｆ）の位置をも画定するイオン注入マスク（Ｌ
   ）で覆い、このマスク（Ｌ）を通してソース領域とドレ
   ン領域用のドーパントイオンを窓（Ｆ　）内に露出した
   シリコン表面区域にイオン注入し、続いて第−ＳｉＯ２
   層（Ｇｏｘ”）Ｃ二窓（Ｆ）を作った後浮遊グー）ＭＯ
   ８電界効果トランジスタ１：対する通常の製造工程を実
   施することを特徴とする浮遊グー）ＭＯ８電界効果トラ
   ンジスタを含むメモリセルの製造方法。 ２）例えばｐドープされたシリコン基板（ＳＴ）の表面
   のメモリセルＣ二側り当てられた区域を、を形成させる
   前（二厚いＳｉＯ２層（ＤｏＸ）で縁どりすることを特
   徴とする特許請求の範囲第１項記載の方法。 ３）メモリセルに予定されているシリコン基板表面に比
   べて高濃度にドープされている表面部分に厚い５ｉｏ２
   層（Ｄｏｘ　）を形成させることを特徴とする特許請求
   の範囲第２項記載の方法。 ４）第一５ｉ０２層（Ｇｏｘ）に作られる窓（Ｆ）の区
   域の反転ドープのため第一５ｉｏ２層形成直後に行なわ
   几るイオン注入が、このイオン注入によって窓内に形成
   された反転ドープ区域の実効ドープ濃度が厚い酸化層（
   ＤｏＸ）の下の実効ドープ濃度の約２倍になるように調
   整されることを特徴とする特許請求の範囲第３須記載の
   方法。 ５）窓（Ｆ）の形成直後に行なわれる熱酸化処理が約８
   ５０℃の温度で実施されることを特徴とする特許請求の
   範囲第１項乃至第４項の一つに記載の方法。