JPH0258273A - 絶縁ゲート電界効果トランジスタおよびその製造方法 - Google Patents
絶縁ゲート電界効果トランジスタおよびその製造方法Info
- Publication number
- JPH0258273A JPH0258273A JP20819188A JP20819188A JPH0258273A JP H0258273 A JPH0258273 A JP H0258273A JP 20819188 A JP20819188 A JP 20819188A JP 20819188 A JP20819188 A JP 20819188A JP H0258273 A JPH0258273 A JP H0258273A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- phosphorus
- film
- doped
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 15
- 239000011574 phosphorus Substances 0.000 claims abstract description 15
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims abstract description 7
- 229910052796 boron Inorganic materials 0.000 abstract description 15
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 12
- 229920005591 polysilicon Polymers 0.000 abstract description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
- 238000005247 gettering Methods 0.000 abstract description 4
- 238000010438 heat treatment Methods 0.000 abstract description 3
- 230000003100 immobilizing effect Effects 0.000 abstract description 2
- 230000003213 activating effect Effects 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 abstract 1
- 230000000452 restraining effect Effects 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 6
- 230000035515 penetration Effects 0.000 description 3
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁ゲー］−電界効果１−ランジスタおよび
その製造方法に関するものである。
その製造方法に関するものである。
ＩＬｓＩに用いられる絶縁ゲート電界効果ｌ・ランジス
ク（以下ＭＩＳＦＥＴと記す）はＰチャネルＭＩＳＦＩ
ＥＴに対してリンをドープしたポリシリコンを用いたＮ
型のゲート電極を使用している。
ク（以下ＭＩＳＦＥＴと記す）はＰチャネルＭＩＳＦＩ
ＥＴに対してリンをドープしたポリシリコンを用いたＮ
型のゲート電極を使用している。
このために、チャネル領域にＰ型の不純物をイオン注入
して埋め込みチャネルと呼ばれる構造をとり、トランジ
スタの闇値電圧Ｖいを希望の値にしている。
して埋め込みチャネルと呼ばれる構造をとり、トランジ
スタの闇値電圧Ｖいを希望の値にしている。
埋め込みチャネル構造とは、チャネルがゲート絶縁膜と
シリコン基板の界面ではなく、ゲート絶縁膜から離れた
深い場所に形成されている構造である。この埋め込みチ
ャネル構造では、トランジスタが短チヤネル化されたと
きに、ゲートでコントロールできない？？１流が流れて
しまうパンチスル−と呼ばれる現象が顕著になる。この
パンチスルーを防止するためには、第３図に示したよう
に、Ｐ型のゲート電極２０４を用いて、トランジスタを
表面チャネル構造にすることが望ましい。なお、２０１
はＮ型シリコン基板、２０２．２０２’はソース・ドレ
イン領域、２０３はゲート絶縁膜であり、Ｐ型のゲート
電極２０４としてボロンをドープしたポリシリコン、デ
ーｌ−絶縁膜２０３として何もドープしない酸化膜が用
いられている。表面チャネル構造とは、チャネルがゲー
ト絶縁膜とシリコン基板の界面に形成されている構造で
ある。
シリコン基板の界面ではなく、ゲート絶縁膜から離れた
深い場所に形成されている構造である。この埋め込みチ
ャネル構造では、トランジスタが短チヤネル化されたと
きに、ゲートでコントロールできない？？１流が流れて
しまうパンチスル−と呼ばれる現象が顕著になる。この
パンチスルーを防止するためには、第３図に示したよう
に、Ｐ型のゲート電極２０４を用いて、トランジスタを
表面チャネル構造にすることが望ましい。なお、２０１
はＮ型シリコン基板、２０２．２０２’はソース・ドレ
イン領域、２０３はゲート絶縁膜であり、Ｐ型のゲート
電極２０４としてボロンをドープしたポリシリコン、デ
ーｌ−絶縁膜２０３として何もドープしない酸化膜が用
いられている。表面チャネル構造とは、チャネルがゲー
ト絶縁膜とシリコン基板の界面に形成されている構造で
ある。
従来の表面チャネル構造の絶縁デー１−電界効果トラン
ジスタでは、Ｐ型のゲート電極としてボロンをドープ゛
したポリシリコン、ゲート容色縁膜として何もドープし
ない酸化膜を用いていた。しかしながらボロンには、高
温処理されると酸化膜中を異常な速さで拡散していく「
ボロンの突き抜は現象」があることが知られている。こ
のため従来の表面チャネル構造の絶縁ゲート電界効果ト
ランジスタでは、ボロンがチャネル領域にまで拡散して
しまい閾値電圧ＶＬｈがコントロールしづらいという問
題点があった。
ジスタでは、Ｐ型のゲート電極としてボロンをドープ゛
したポリシリコン、ゲート容色縁膜として何もドープし
ない酸化膜を用いていた。しかしながらボロンには、高
温処理されると酸化膜中を異常な速さで拡散していく「
ボロンの突き抜は現象」があることが知られている。こ
のため従来の表面チャネル構造の絶縁ゲート電界効果ト
ランジスタでは、ボロンがチャネル領域にまで拡散して
しまい閾値電圧ＶＬｈがコントロールしづらいという問
題点があった。
さらに、現在のプロセス技術で１まどうしても取り除く
ことのできないゲート絶縁膜中のナトリウム等の可動性
イオンは、何もドープしない酸化膜中を自由に動き回り
、トランジスタの不安定な動作の原因となる問題もあっ
た。
ことのできないゲート絶縁膜中のナトリウム等の可動性
イオンは、何もドープしない酸化膜中を自由に動き回り
、トランジスタの不安定な動作の原因となる問題もあっ
た。
本発明の目的は、ゲート絶縁膜をリンを添加した絶縁膜
と何も不純物を添加しない絶縁膜との２層構造ムこする
ことによってボロンの突き抜けを抑制すると同時に、リ
ンによるゲッタリング効果を利用することで可動性イオ
ンを不動化させることで、超ＬＳＩに好適なＰチャネル
Ｍ Ｉ Ｓ ＦＥ’１”の構造とその構造を実現する製
造方法を提供するごとにある。
と何も不純物を添加しない絶縁膜との２層構造ムこする
ことによってボロンの突き抜けを抑制すると同時に、リ
ンによるゲッタリング効果を利用することで可動性イオ
ンを不動化させることで、超ＬＳＩに好適なＰチャネル
Ｍ Ｉ Ｓ ＦＥ’１”の構造とその構造を実現する製
造方法を提供するごとにある。
本発明は、Ｐ型ゲート電極を用いたＰ ・ｆ−ヤネル型
の絶縁ゲート電界効果トランジスタにおいて、ゲート絶
縁膜がリンを添加した絶縁１りと何も不純物を添加しな
い絶縁膜の２層構造になっていることを特徴としている
。
の絶縁ゲート電界効果トランジスタにおいて、ゲート絶
縁膜がリンを添加した絶縁１りと何も不純物を添加しな
い絶縁膜の２層構造になっていることを特徴としている
。
また本発明は、Ｐ型ゲート電極を用いたＰチャネル型の
絶縁ゲート電界効果ｌ・ランジスタの製造方法において
、 何も不純物を添加しない第１の絶Ｘ（股を基板上に形成
する工程と、 前記第１の絶縁股上にリンを添加した第２の絶縁膜を形
成する工程と、 前記第２の絶縁膜上にＰ型ゲート電極を形成する工程と
を含むことを特徴としている。
絶縁ゲート電界効果ｌ・ランジスタの製造方法において
、 何も不純物を添加しない第１の絶Ｘ（股を基板上に形成
する工程と、 前記第１の絶縁股上にリンを添加した第２の絶縁膜を形
成する工程と、 前記第２の絶縁膜上にＰ型ゲート電極を形成する工程と
を含むことを特徴としている。
ゲート電極中にリンとボロンが共存するときには、ボロ
ンは突き抜は現象を起こさないことが以前から知られて
いる。上述した手段をとることによって、リンとボロン
を共存させることができ、ボロンの突き抜は現象を抑制
することができる。
ンは突き抜は現象を起こさないことが以前から知られて
いる。上述した手段をとることによって、リンとボロン
を共存させることができ、ボロンの突き抜は現象を抑制
することができる。
また、リンを添加した絶縁膜には、可動イオンを不動化
させるゲッタリング効果があることも、Ｊ／Ｉ前から知
られている。従って、上述した手段をとることによって
、リンを添加した絶縁ｎ／Ａをゲート絶縁膜の一部に形
成することができ、この膜のゲッタリング効果によって
可動イオンを不動化させることができる。
させるゲッタリング効果があることも、Ｊ／Ｉ前から知
られている。従って、上述した手段をとることによって
、リンを添加した絶縁ｎ／Ａをゲート絶縁膜の一部に形
成することができ、この膜のゲッタリング効果によって
可動イオンを不動化させることができる。
第１図は、本発明の絶縁ゲート電界効果トランジスタの
一実施例であるＰチャネル型箱縁ゲート電界効果トラン
ジスタの模式的断面図である。ゲート絶縁膜は、何も不
純物を添加しないノンドープ酸化膜１０３とリンを添加
したリンドープ酸化膜１０４の２層構造から形成されて
いる。その他の）１・Ｙ造は、第３図に示した従来のも
のと同様であり、１０１はＮ型シリコン基板を、１０２
．１０２’はＰ型ソース・ドレイン領域を、１０５は１
）型ゲート電極を示している。
一実施例であるＰチャネル型箱縁ゲート電界効果トラン
ジスタの模式的断面図である。ゲート絶縁膜は、何も不
純物を添加しないノンドープ酸化膜１０３とリンを添加
したリンドープ酸化膜１０４の２層構造から形成されて
いる。その他の）１・Ｙ造は、第３図に示した従来のも
のと同様であり、１０１はＮ型シリコン基板を、１０２
．１０２’はＰ型ソース・ドレイン領域を、１０５は１
）型ゲート電極を示している。
次に、その製造方法を説明する。
第２図（ａ）〜（「）は、第１図に示したＰチャネル型
絶縁ゲート電界効果トランジスタの製造工程を示す模式
的断面図である。
絶縁ゲート電界効果トランジスタの製造工程を示す模式
的断面図である。
まず、第２図（ａ）において、Ｎ型シリコン基仮＋０１
上にノンドープ酸化膜１０３を形成する。
上にノンドープ酸化膜１０３を形成する。
次に、第２図（ｂ）に示すように、ノンドープ酸化膜１
０３上にリンドープポリシリコン膜１１０を形成する。
０３上にリンドープポリシリコン膜１１０を形成する。
この後、ｌ０００℃前後の高温処理を行い、第２図（ｃ
）に示すようなリンドープ酸化膜１０４を形成する。
）に示すようなリンドープ酸化膜１０４を形成する。
以上の工程の後に、第２図（ｄ）に示すように、リンを
ドープしたポリシリコン膜１１０を除去する。
ドープしたポリシリコン膜１１０を除去する。
露出したリンドープ酸化膜１０４上にノンドープポリシ
リコン膜１０６を堆積させ第２図（ｅ）の１１）造を形
成する。
リコン膜１０６を堆積させ第２図（ｅ）の１１）造を形
成する。
この後、第２図（ｆ）に示すように、ノンドープポリシ
リコン１１２１０６ 、リンドープ酸化１２１０４、ノ
ンドープ酸化膜１０３をエツチングし、ソース・ドレイ
ン形成のためのボロンのイオン注入と不純物活性化のた
めの熱処理を行って、Ｐ型ゲート電極１０５ 、Ｐ型ソ
ース・ドレイン領域１０２．１０２’を形成して、第１
図に示したＰチャネル型絶縁ゲート電界効果トランジス
タを形成する。
リコン１１２１０６ 、リンドープ酸化１２１０４、ノ
ンドープ酸化膜１０３をエツチングし、ソース・ドレイ
ン形成のためのボロンのイオン注入と不純物活性化のた
めの熱処理を行って、Ｐ型ゲート電極１０５ 、Ｐ型ソ
ース・ドレイン領域１０２．１０２’を形成して、第１
図に示したＰチャネル型絶縁ゲート電界効果トランジス
タを形成する。
以上述べたように、本発明のような構造をとることによ
り、リンとボロンを共存させることができ、ボロンの突
き抜は現象を抑制することができる。またリンを添加し
た絶縁膜をゲート絶縁膜の一部に形成することができる
ため、この膜のゲソクリング効果によって可動イオンを
不動化させることができる。
り、リンとボロンを共存させることができ、ボロンの突
き抜は現象を抑制することができる。またリンを添加し
た絶縁膜をゲート絶縁膜の一部に形成することができる
ため、この膜のゲソクリング効果によって可動イオンを
不動化させることができる。
第１図は、本発明の絶縁ゲート電界効果Ｉ・ランジスタ
の一実施例であるＰチャネル型絶縁ゲート電界効果トラ
ンジスタの模式的断面図、第２図（ａ）〜（ｆ）は、第
１図に示すＰチャネル型絶縁ゲート電界効果トランジス
タの製造工程を示す模式的断面図、 第３図は、従来技術によるＰ （−十ネル型絶縁ゲート
電界効果トランジスタの模式的断面図である。 １０１ ・・・・・Ｎ型シリコン基板１０２、１０２
’ ・・ソース・トレイン領域１０３ ・・・・・ノ
ンドープ酸化１１Ｑリンドープ酸化膜 Ｐ型ゲート電極 ノンドープポリシリコン膜 リンドープポリシリコン膜
の一実施例であるＰチャネル型絶縁ゲート電界効果トラ
ンジスタの模式的断面図、第２図（ａ）〜（ｆ）は、第
１図に示すＰチャネル型絶縁ゲート電界効果トランジス
タの製造工程を示す模式的断面図、 第３図は、従来技術によるＰ （−十ネル型絶縁ゲート
電界効果トランジスタの模式的断面図である。 １０１ ・・・・・Ｎ型シリコン基板１０２、１０２
’ ・・ソース・トレイン領域１０３ ・・・・・ノ
ンドープ酸化１１Ｑリンドープ酸化膜 Ｐ型ゲート電極 ノンドープポリシリコン膜 リンドープポリシリコン膜
Claims (2)
- （１）Ｐ型ゲート電極を用いたＰチャネル型の絶縁ゲー
ト電界効果トランジスタにおいて、 ゲート絶縁膜がリンを添加した絶縁膜と何も不純物を添
加しない絶縁膜の２層構造になっていることを特徴とす
る絶縁ゲート電界効果トランジスタ。 - （２）Ｐ型ゲート電極を用いたＰチャネル型の絶縁ゲー
ト電界効果トランジスタの製造方法において、 何も不純物を添加しない第１の絶縁膜を基板上に形成す
る工程と、 前記第１の絶縁膜上にリンを添加した第２の絶縁膜を形
成する工程と、 前記第２の絶縁膜上にＰ型ゲート電極を形成する工程と
を含むことを特徴とする絶縁ゲート電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20819188A JP2611363B2 (ja) | 1988-08-24 | 1988-08-24 | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20819188A JP2611363B2 (ja) | 1988-08-24 | 1988-08-24 | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0258273A true JPH0258273A (ja) | 1990-02-27 |
| JP2611363B2 JP2611363B2 (ja) | 1997-05-21 |
Family
ID=16552171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20819188A Expired - Lifetime JP2611363B2 (ja) | 1988-08-24 | 1988-08-24 | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2611363B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177765A (ja) * | 1990-11-10 | 1992-06-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JPH11163345A (ja) * | 1997-09-29 | 1999-06-18 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US9514995B1 (en) | 2015-05-21 | 2016-12-06 | Globalfoundries Inc. | Implant-free punch through doping layer formation for bulk FinFET structures |
-
1988
- 1988-08-24 JP JP20819188A patent/JP2611363B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177765A (ja) * | 1990-11-10 | 1992-06-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JPH11163345A (ja) * | 1997-09-29 | 1999-06-18 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US9514995B1 (en) | 2015-05-21 | 2016-12-06 | Globalfoundries Inc. | Implant-free punch through doping layer formation for bulk FinFET structures |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2611363B2 (ja) | 1997-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR880006790A (ko) | Mos전계효과 트랜지스터와 이를 포함한 집적회로 및 그 회로의 제조방법 | |
| JP2001352057A (ja) | 半導体装置、およびその製造方法 | |
| JPH04118936A (ja) | 半導体装置の製造方法 | |
| JPS6384067A (ja) | 半導体装置の製造方法 | |
| JPH0258273A (ja) | 絶縁ゲート電界効果トランジスタおよびその製造方法 | |
| JPH0272634A (ja) | 半導体装置 | |
| JPH1050860A (ja) | 半導体装置およびその製造方法 | |
| JPH09306862A (ja) | 半導体装置の製造方法 | |
| JPS63275179A (ja) | Ｍｉｓ型半導体集積回路装置 | |
| JPH01220438A (ja) | 半導体装置の製造方法 | |
| JPS61287160A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH04257267A (ja) | Ｓｏｉ構造半導体装置の製造方法 | |
| JP4541582B2 (ja) | 半導体装置の製造方法 | |
| JPH02189965A (ja) | 半導体装置の製造方法 | |
| JPS6358872A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JPH0199252A (ja) | 半導体集積回路装置の製造方法 | |
| JPS62130562A (ja) | 電界効果トランジスタの製法 | |
| JPS58201367A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH04369261A (ja) | 半導体装置の製造方法 | |
| JP2005045026A (ja) | 半導体装置の製造方法 | |
| JPH02102543A (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JPS62179766A (ja) | Ｍｉｓトランジスタ−の製造方法 | |
| JPS63144575A (ja) | 半導体装置の製造方法 | |
| JPS58140162A (ja) | 半導体装置の製造方法 | |
| JPH08213596A (ja) | 半導体集積回路の製造方法 |