JPH03205870A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に電気的に書き換え可能
な不揮発性半導体メモリのセレクトトランジスタに関す
る。

ｒ従来の技術〕 電気的に書き換え可能な不揮発性半導体メモリ（　Ｅ　
Ｅ　Ｐ　Ｒ．　Ｏ　Ｍ　＞のメモリセルはメモリ１〜ラ
ンジスタとセレクｌ−　１〜ランジスタとから構成され
ており、従来、セレクｌ−　トランジスタのゲート電極
はメモリトランジスタの制御ゲート電極と同一材料で構
成されていた。

従来のＥＥＰＲＯＭのメモリセルの一例の断面図を、第
６図に示す。

ｐ型Ｓｉ半導体基板１上に選択的にフィールド酸化膜（
図示せず）およびｎ型拡散層３を形戒し、第１ゲート酸
化Ｍ４およびトンネル絶縁膜５ａを形成した後、第１層
目の多結晶Ｓｉ膜を堆積，加工して浮遊ゲーｊ・電極６
を形成する。

続いて、熱酸化により第２ゲート酸化膜７を形成し、第
２層目の多結晶Ｓｉ膜を堆積させる。次に、第２層目の
多結晶Ｓｉ膜をエッチング加工することにより、制御ゲ
ート電極８およびセレクトトランジスタの電極（以後、
選択ゲート電極と記す〉９を形或する。

次に、制御ゲート電極８および選択ゲート電極９の表面
、並びに、制御ゲート電極８および選択ケート電極９の
エッチング加工により露出した表面に、熱酸化による側
面酸化膜１０を形成し、制御ゲー）・電極８および選択
ゲート電極９をマスクにりんをイオン注入してｎ型拡散
層１１を形成する。

続いて、層間絶縁膜１２を堆積し、ｎ型拡散層コンタク
ト孔１３を開孔し、アルミニウｌ、配線１５を形成し、
第８図に示したメモリセル横造が形戒される。

上述のメモリセルは、制御ゲート電極８と選択ゲート電
極９とを同一工程で形成し、制御ゲート電極８と浮遊ゲ
ート電極６とは自己整合的に形成しない場合を示したが
、制御ゲート電極８と浮遊ゲート電極６とを自己整合的
に形成し、制御ゲート電極８と選択ゲート電極９とを別
工程で形成する方法もある。

〔発明が解決しようとする課題〕

上述の制御ゲート電極８と選択ゲート電極９とを同一工
程で形成して制御ゲート電極８と浮遊ゲート電極６とを
自己整合的に形成しない構造では、制御ゲート電極８と
選択ゲート電極９とのマージンは小さくすることができ
るが、制御ゲート電極８と選択ゲート電極９との間のマ
ージンをとる必要がある。このため、メモリトランジス
タとセレクトトランジスタとの間の距離は最小限の値と
なるが、メモリトランジスタ自体のサイズは大きめにな
り、メモリセルのサイズを最小限の値にすることはでき
ないという欠点がある。

一方、制御ゲート電極８と浮遊ゲート電極６とを自己整
合的に形或して制御ゲート電極８と選択ゲート電極９と
を別工程で形成する方法では、メモリＩ−ランジスタの
サイズは最小の値とすることができるが、制御ゲート電
極８と選択ゲート電極９との間のマージンをとる必，要
がある。このため、メモリトラ冫・ジスタとセレクトト
ランジスタとの間の距離は最小限の値とならず、この場
合にもメモリセルのサイズを最小限の値にすることはで
きないという欠点がある。

なお、制御ゲート電極８と浮遊ゲート電極６とを自己整
合的に形成すると同時に選択ゲート電極９も形成するこ
とができれば、メモリトランジスタのサイズは最小の値
とすることができ、かつ、メモリトランジスタとセレク
トトランジスタとの間の距離を最小限の値とすることが
できるため、メモリセルのサイズを最小限の値にするこ
とはできる。しかし、従来の選択ゲート電極９の構造の
ままでは、このようなメモリセル楕造を製造するには大
きな困難が伴なう。

すなわち、制御ゲート電極８と浮遊ゲート電極６とを自
己整合的に形戒すると同時に選択ゲート電極９も形成す
るエッチング工程において、セレクトトランジスタ側で
は第２層目の多結晶Ｓｉ膜のみをエッチングするのに対
し、メモリトランジスタ側では第２層目の多結晶Ｓｉ膜
，第２ゲート酸化膜７，第１層目の多結晶Ｓｉ膜をエッ
チングする必要があるため、後工程でｎ型拡散層１１が
形成される領域上の第２ゲート酸化膜７が完全にエッチ
ング除去されることになり、この領域ではｐ型Ｓｉ半導
体基板１が露出し、損傷を受けることになる。

〔課題を解決するための手段〕

本発明の半導体装置は、２トラ〉・ジスタメモリセルを
横成するセレクトトランジスタおよひトンネル絶縁膜．
浮遊ゲート電極，制御ゲート電極を有するメモリトラン
ジスタと、周辺回路を楕成するトランジスタとを具備し
た半導体装置において、メモリトランジスタの制御ゲー
ト電極と浮遊ゲート電極とが自己整合的に形成され、セ
レクト）・ランジスタのゲート電極が浮遊ゲート電極を
楕成する電極材料からなる下層電極と制御ゲート電極を
楕成ずる電極材料からなる」二層電極とがら横或され、
上層電極と下層電極とが自己整合的に形成され、かつ、
下層電極と上層電極とを電気的に接続して楕成されてい
る。

〔実施例〕

次に本発明について図面を参照して説明する。

第ｌ図は本発明の第１の実施例のレイアウト図、第２図
，第３図は第１図のｘ−ｘ’線断面図，Ｙ−Ｙ“線断面
図であり、メモリトランジスタおよびセレクトトランジ
スタからなるメモリセル部分のみを図示する。

本実施例では、第１層目の多結晶Ｓｉ膜により浮遊ケ−
１・電極６およひセレクＩ−　１〜ランジスタの下層ケ
ート電極となる選択ケ−１へ電極９が形成され、第２層
目の多結晶Ｓｉ膜により制御ケート電極８およひ選択ゲ
ート電極（上層ゲート電極）９ａか形成され、選択ケー
ト電極９と選択ケ−１〜電極９ａとは選択ゲー｝〜電極
コンタク１へ孔１４を介してアルミニ今ム配線１５によ
り電気的に接続されている。

本実施例の製造方法を説明する。

まず、ｐ型Ｓｉ半導体基板１上に厚いＳｉ０２からなる
フィールド酸化膜２を選択的に形成する。次に、砒素を
選択的に，イオン注入して熱処理を行ない、濃度が５Ｘ
１０１８ｃｍ−３程度のｎ型拡散層３を形成し、メモリ
トランジスタのソーストレイン領域とする。続いて、例
えは９００℃の湿式酸化により、厚さ４．　０　ｎ　ｍ
の第１ゲート酸化膜４を形或し、しきい値電圧制御のた
めをエネルギー１５０ｋｅＶ，　　ドース量７Ｘ１０”
ｃｍ−２とエネルキ−５０ｋｅＶ，　ドース量１×１０
Ｉ１ｃｍ−２との２回のボロンのイオン注入を行なう。

次に、トンネル領域５の部分の第１ゲート酸化膜４を除
去し、希釈酸化によりＳｉ０２からなる厚さ８ｎｍのト
ンネル絶縁膜５ａを形或する。

次に、化学気相或長法により、全面に第１層目の多結晶
Ｓｉ膜を厚さ２５０ｎｍ堆積し、熱拡散によりりんを添
加する。

次に、浮遊ゲート電極形或のための第１次加工を行なう
。この加工により、セレクト１〜ランジスタを形戊する
領域では第１層目の多結晶Ｓｉ膜を残し、周辺回路を構
成するトランジスタを形成する領域〈図示せず〉では第
１層目の多結晶Ｓｉ膜を除去する。

続いて、露出した第１ゲート酸化膜４を除去した後、第
１層目の多結晶Ｓ１膜表面およひＰ型Ｓｉ半導体基板１
露出面に、熱酸化により厚さ３０ｎｍの第２ゲート酸化
膜７を形成する。

次に、化学気相成長法により、全面に第２層目の多結晶
Ｓｉ膜を厚さ４００ｎｍ程度堆積し、熱拡散によりりん
を添加し、導電性を高める。

続いて、異方性ドライエッチングを用い、第２層目の多
結晶Ｓｊ膜をａ　Ｆ的に加工し、更に第２ゲート酸化膜
７，第１層目の多結晶Ｓｉ膜を連続して選択的に除去す
る。この異方性ドライエツチンクにより、メモリトラン
ジスタを形成する領域では第１層目の多結晶Ｓｉ膜から
なる浮遊ゲート電極６と第２層目の多結晶Ｓｉ膜からな
る制御ケー１・電極８とが自己整合的に形成され、セレ
クトトランジスタを形成する領域では第１層目の多結晶
Ｓｉ膜からなる下層ゲーＩ〜電極であるところの選択ケ
ート電極９と第２層目の多結晶Ｓｉ膜からなる選択ゲー
ト電極（上層ゲー１−電極）９ａとが自己整合的に形成
される。なお、この時、周辺回路を横或するトランジス
タを形成する領域では、第２層目の多結晶Ｓｉ膜を加工
せずに残しておく。

次に、周辺回路を構成するトランジスタを形或する領域
上の第２層目の多結晶Ｓｉ膜を、異方性トライエ・ソチ
ングにより加工し、周辺回路を横成するｌ・ランジスタ
のゲート電極（図示せず）を形或する。このエッチング
の時、後工程で選択ゲート電極コンタク１・孔を形成す
る近傍の選択ゲート電極（上層ゲート電極）９ａを選択
的に除去しておく。

続いて、メモリセル内のゲート電極６，８，９．９ａ，
および周辺回路用のＩ−ランジスタのゲーｌ−電極の多
結晶Ｓｉが露出した表面，側面に、９００℃の乾式酸化
による厚さ１５０ｎｍの側面酸化膜１０を形戒する。次
に、ゲート電極８．９ａ，および周辺回路用のトランジ
スタのゲート電極をマスクにして、りんをエネルギー７
０ｋｅＶ．　ドース量５×１０１４ｃｍ−２でイオン注
入し、酸素と不活性ガスの混合雰囲気中で１０００℃，
２０分の熱処理を行ない、ｎ型拡散層ｌ１を形成すると
同時に側面酸化膜１０を更に厚くする。

その後、ＰＳＧからなる層間絶縁膜１２を堆積し、ｎ型
拡散層コンタクト孔１３および選択ゲート電極（上層ゲ
ート電極＞９ａを選択的に除去した位置に選択ゲート電
極コ冫タクト孔１４を開孔する。次に、アルミニウム配
線１５を形成し、これにより、選択ゲート電極つと選択
ゲート電極（上層ゲート電極）９ａとを電気的に接続す
る。

第４図は本発明の第２の実施例のレイアウト図であり、
第５図は第４図のｚ−Ｚ”線断面図である。

本実施例では、第１一第２多結晶Ｓｉコンタクト孔１６
により、選択ゲー１〜電極（上層ゲート電極＞９ａが直
接、選択ゲー１・電極９に接続している。

第１−第２多結晶Ｓｉコンタクト孔１６の形成は、第２
ゲート酸化膜７を形戒した後にエッチングにより行なわ
れる。

本実施例では、コンタク１・孔１６の開孔面積が大きい
ため、第ｌの実施例に比べてセレクトトランジスタのゲ
ート電極の抵抗を下げることができる。また、本実施例
では、選択ゲート電極（上層ゲート電極）９ａと選択ゲ
ート電極９との接続にアルミニウム配線１５が不用なた
め、第１の実施例よりメモリセルのサイズをより小さく
することができる。

〔発明の効果〕

以上説明したように本発明は、２トランジスタメモリセ
ルを構成するセレクトトランジスタおよびトンネル絶縁
膜，浮遊ゲート電極，制御ゲート電極を有するメモリト
ランジスタと、周辺回路を横成するトランジスタとを具
備した半導体装置において、メモリトランジスタの制御
ゲート電極と浮遊ゲート電極とを自己整合的に形成し、
セレクトトランジスタのゲート電極を浮遊ゲート電極を
横成する電極材料からなる下層電極と制御ゲート電極を
構成する電極材料からなる上層電極とから構成し、上層
電極と下層電極とを自己整合的に形成し、かつ、下層電
極と上層電極とを電気的に接続して横或することにより
、 メモリトランジスタのサイズを最小の値とすることがで
き、 かつ、メモリトランジスタとセレクトトランジスタとの
間の距離も最小限の値とすることが可能となり、 その結果、メモリセルのサイズを最小の値とすることが
できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のレイアウト図、第２図
，第３図は第１図のｘ−ｘ’線断面図，　Ｙ−Ｙ”線断
面図、第４図は本発明の第２の実施例のレイアウト図で
あり、第５図は第４図のｚ−ｚ’線断面図、第６図は従
来の半導体装置の断面図である。 １・・・ｐ型Ｓｉ半導体基板、２・・・フィールド酸化
膜、３，１１・・・ｎ型拡散層、４・・・第１ゲート酸
化膜、５・・・トンネル領域、５ａ・・・トンネル絶縁
膜、６・・・浮遊ゲート電極、７・・・第２ゲート酸化
膜、８・・・制御ゲート電極、９・・・選択ゲート電極
、９ａ・・・選択ゲート電極（上層ゲート電極〉、１０
・・・側面酸化膜、１２・・・層間絶縁膜、１３・・・
ｎ型拡散層コンタクト孔、１４・・・選択ゲート電極コ
ンタクト孔、１５・・・アルミニウム配線、ｌ６・・・
第１−第２多結晶Ｓｉコンタクト孔。

Claims (1)

1. 【特許請求の範囲】 ２トランジスタメモリセルを構成するセレクトトランジ
   スタおよびトンネル絶縁膜、浮遊ゲート電極、制御ゲー
   ト電極を有するメモリトランジスタと、周辺回路を構成
   するトランジスタとを具備した半導体装置において、 前記メモリトランジスタの前記制御ゲート電極と前記浮
   遊ゲート電極とが自己整合的に形成され、 前記セレクトトランジスタのゲート電極が、前記浮遊ゲ
   ート電極を構成する電極材料からなる下層電極と前記制
   御ゲート電極を構成する電極材料からなる上層電極とか
   ら構成され、 前記上層電極と前記下層電極とが自己整合的に形成され
   、 かつ、前記下層電極と前記上層電極とを電気的に接続し
   て構成されることを特徴とする半導体装置。