JP3426039B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、同一基板内に形成さ
れた、フローティングゲートを持つＭＯＳトランジスタ
とフローティングゲートを持たないＭＯＳトランジスタ
とを備える不揮発性半導体記憶装置の製造方法に関する
ものである。
れた、フローティングゲートを持つＭＯＳトランジスタ
とフローティングゲートを持たないＭＯＳトランジスタ
とを備える不揮発性半導体記憶装置の製造方法に関する
ものである。
【０００２】
【従来の技術】フラッシュメモリ等のフローティングゲ
ートを持ったＭＯＳトランジスタを用いるメモリでは、
セルに用いられているフローティングゲートを有するＭ
ＯＳトランジスタ（以下セルという。）、ＮチャネルＭ
ＯＳトランジスタ及びＰチャネルＭＯＳトランジスタと
各々別々な特性を要求されるトランジスタが存在する。
ートを持ったＭＯＳトランジスタを用いるメモリでは、
セルに用いられているフローティングゲートを有するＭ
ＯＳトランジスタ（以下セルという。）、ＮチャネルＭ
ＯＳトランジスタ及びＰチャネルＭＯＳトランジスタと
各々別々な特性を要求されるトランジスタが存在する。
【０００３】以下では、不揮発性半導体記憶装置の一例
としてセル構造がＤＩＮＯＲ方式のものについて説明す
る。ＤＩＮＯＲ方式の詳細については、例えば、信学技
報Vol.93 No.74 P15-20，小野田他に記載されている。
ＤＩＮＯＲ方式ではプログラムと消去の両方の動作とも
にファフラー・ノルドハイムトンネル電流を用いる。
としてセル構造がＤＩＮＯＲ方式のものについて説明す
る。ＤＩＮＯＲ方式の詳細については、例えば、信学技
報Vol.93 No.74 P15-20，小野田他に記載されている。
ＤＩＮＯＲ方式ではプログラムと消去の両方の動作とも
にファフラー・ノルドハイムトンネル電流を用いる。
【０００４】次に、従来のフラッシュメモリの製造プロ
セスについて説明する。図１３乃至図２０は従来のフラ
ッシュメモリの製造の各プロセスを経たメモリを模式的
に示した断面図である。図１３は、トランジスタが作り
込まれるＰウエル，Ｎウエルの形成後の半導体基板の断
面図である。図において、１は半導体基板、２は半導体
基板１内に形成されたＰウエル、３は半導体基板１内に
形成されたＮウエルである。また、Ａｒ１で示した領域
がセルの形成領域、Ａｒ２で示した領域がＮチャネルＭ
ＯＳトランジスタの形成領域、Ａｒ３で示した領域がＰ
チャネルＭＯＳトランジスタの形成領域である。
セスについて説明する。図１３乃至図２０は従来のフラ
ッシュメモリの製造の各プロセスを経たメモリを模式的
に示した断面図である。図１３は、トランジスタが作り
込まれるＰウエル，Ｎウエルの形成後の半導体基板の断
面図である。図において、１は半導体基板、２は半導体
基板１内に形成されたＰウエル、３は半導体基板１内に
形成されたＮウエルである。また、Ａｒ１で示した領域
がセルの形成領域、Ａｒ２で示した領域がＮチャネルＭ
ＯＳトランジスタの形成領域、Ａｒ３で示した領域がＰ
チャネルＭＯＳトランジスタの形成領域である。
【０００５】セル及びＮチャネルＭＯＳトランジスタ形
成領域Ａｒ１，Ａｒ２にＰウエルを、ＰチャネルＭＯＳ
トランジスタ形成領域Ａｒ３にＮウエルを形成するため
各々マスクをかける。そして、領域Ａｒ１，Ａｒ２には
ボロン、領域Ａｒ３にはリン・ボロンを注入し、その後
の熱処理を施してＰウエル２及びＮウエル３を形成す
る。領域Ａｒ３へ注入されるボロンはゲート材にｎ-ポ
リシリコンを用いた場合、仕事関数によりしきい値電圧
Ｖthが高くなるため、ボロンの埋め込み層を表面に形成
して、しきい値電圧Ｖthを適当に低くする。また、図で
は省略しているが必要であればセルとＮチャネルＭＯＳ
トランジスタが形成されるＰウエルＡｒ１，Ａｒ２の不
純物濃度を変えるようにマスクをかけて注入を行う注入
工程を別に設ける場合もある。
成領域Ａｒ１，Ａｒ２にＰウエルを、ＰチャネルＭＯＳ
トランジスタ形成領域Ａｒ３にＮウエルを形成するため
各々マスクをかける。そして、領域Ａｒ１，Ａｒ２には
ボロン、領域Ａｒ３にはリン・ボロンを注入し、その後
の熱処理を施してＰウエル２及びＮウエル３を形成す
る。領域Ａｒ３へ注入されるボロンはゲート材にｎ-ポ
リシリコンを用いた場合、仕事関数によりしきい値電圧
Ｖthが高くなるため、ボロンの埋め込み層を表面に形成
して、しきい値電圧Ｖthを適当に低くする。また、図で
は省略しているが必要であればセルとＮチャネルＭＯＳ
トランジスタが形成されるＰウエルＡｒ１，Ａｒ２の不
純物濃度を変えるようにマスクをかけて注入を行う注入
工程を別に設ける場合もある。
【０００６】さらにＮチャネルＭＯＳトランジスタ及び
ＰチャネルＭＯＳトランジスタとも高耐圧用などとして
複数のトランジスタを設ける場合もあり、この場合もそ
れぞれのトランジスタに対して適当なチャネル濃度とな
るようにマスクをかけ注入工程を設ける。
ＰチャネルＭＯＳトランジスタとも高耐圧用などとして
複数のトランジスタを設ける場合もあり、この場合もそ
れぞれのトランジスタに対して適当なチャネル濃度とな
るようにマスクをかけ注入工程を設ける。
【０００７】次に、図１４は、トンネル酸化膜とフロー
ティングゲートの形成後の状態を示す半導体基板の断面
図である。図１４において、４はセルのフローティング
ゲートを形成するためのトンネル酸化膜、５はセルが形
成される領域Ａｒ１のトンネル酸化膜４の上に形成され
たフローティングゲートである。
ティングゲートの形成後の状態を示す半導体基板の断面
図である。図１４において、４はセルのフローティング
ゲートを形成するためのトンネル酸化膜、５はセルが形
成される領域Ａｒ１のトンネル酸化膜４の上に形成され
たフローティングゲートである。
【０００８】基板全面にセルで所望のトンネル酸化膜４
を形成した後、セルのフローティングゲートとなるポリ
シリコンを全面に形成し、それをパターニングする。
を形成した後、セルのフローティングゲートとなるポリ
シリコンを全面に形成し、それをパターニングする。
【０００９】図１５は、一つのＭＯＳトランジスタの電
極配置を示す平面図である。図１５において、１０はゲ
ート電極、１１はゲート電極１０との電気的接続を行う
ためのゲートコンタクト、１２及び１３はソース及びド
レイン領域、１４はソース及びドレイン領域１２，１３
との電気的接続を行うためのソース・ドレインコンタク
トである。
極配置を示す平面図である。図１５において、１０はゲ
ート電極、１１はゲート電極１０との電気的接続を行う
ためのゲートコンタクト、１２及び１３はソース及びド
レイン領域、１４はソース及びドレイン領域１２，１３
との電気的接続を行うためのソース・ドレインコンタク
トである。
【００１０】フローティングゲートのパターニングの
際、セルではＤ１方向のみパターニングし、Ｄ２方向
（セルのソース・ドレイン上）はポリシリコンが残るよ
うにパターニングする。セルのＤ２方向は後工程でパタ
ーニングする。また、Ｎチャネル及びＰチャネルＭＯＳ
トランジスタの周辺トランジスタ上はトンネル酸化膜４
をストッパーとしてポリシリコンを除去する。
際、セルではＤ１方向のみパターニングし、Ｄ２方向
（セルのソース・ドレイン上）はポリシリコンが残るよ
うにパターニングする。セルのＤ２方向は後工程でパタ
ーニングする。また、Ｎチャネル及びＰチャネルＭＯＳ
トランジスタの周辺トランジスタ上はトンネル酸化膜４
をストッパーとしてポリシリコンを除去する。
【００１１】図１６は、図１５のＩ−Ｉの部分で切断し
たときの断面図である。図１６において、１０はゲート
電極、１５は他の素子との分離を行うフィールド酸化
膜、１６はゲート電極１０の下に形成されたゲート絶縁
膜である。例えば、図１４には図示していないが、図１
４に示した領域Ａｒ１と領域Ａｒ２と領域Ａｒ３との間
には、それぞれの領域に形成される素子を分離するため
にフィールド絶縁膜１５が形成されている。
たときの断面図である。図１６において、１０はゲート
電極、１５は他の素子との分離を行うフィールド酸化
膜、１６はゲート電極１０の下に形成されたゲート絶縁
膜である。例えば、図１４には図示していないが、図１
４に示した領域Ａｒ１と領域Ａｒ２と領域Ａｒ３との間
には、それぞれの領域に形成される素子を分離するため
にフィールド絶縁膜１５が形成されている。
【００１２】次に、図１７はフローティングゲートとコ
ントロールゲートとの間の絶縁を行うＯＮＯ膜形成後の
状態を示す半導体基板の断面図である。全面に蒸着ある
いは熱酸化によりシリコン酸化膜を形成し、フローティ
ングゲート５の上に形成された酸化膜を除いて他の部分
の酸化膜を除去する。その際、図１４に示した領域Ａｒ
２，Ａｒ３のトンネル酸化膜４も同時に除去される。さ
らに、シリコン窒化膜を全面に形成し、フローティング
ゲート５上のシリコン窒化膜が残るようにパターニング
を行う。さらに、フローティングゲート５のシリコン窒
化膜上にシリコン酸化膜の形成を行う。このようにして
形成されたＯＮＯ膜６によって、セルでのフローティン
グゲート５とコントロールゲートのポリシリコン間の絶
縁を行う。
ントロールゲートとの間の絶縁を行うＯＮＯ膜形成後の
状態を示す半導体基板の断面図である。全面に蒸着ある
いは熱酸化によりシリコン酸化膜を形成し、フローティ
ングゲート５の上に形成された酸化膜を除いて他の部分
の酸化膜を除去する。その際、図１４に示した領域Ａｒ
２，Ａｒ３のトンネル酸化膜４も同時に除去される。さ
らに、シリコン窒化膜を全面に形成し、フローティング
ゲート５上のシリコン窒化膜が残るようにパターニング
を行う。さらに、フローティングゲート５のシリコン窒
化膜上にシリコン酸化膜の形成を行う。このようにして
形成されたＯＮＯ膜６によって、セルでのフローティン
グゲート５とコントロールゲートのポリシリコン間の絶
縁を行う。
【００１３】次に、図１８はセルのコントロールゲート
とＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳ
トランジスタのゲートの形成後の状態を示す半導体基板
の断面図である。図１８において、７はＮチャネルＭＯ
Ｓトランジスタ及びＰチャネルＭＯＳトランジスタの形
成領域Ａｒ２，Ａｒ３のＰウエル２及びＮウエル３上に
形成されたゲート酸化膜、８はＯＮＯ膜６の上に形成さ
れたコントロールゲート、９はゲート酸化膜７上に形成
されたゲートである。
とＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳ
トランジスタのゲートの形成後の状態を示す半導体基板
の断面図である。図１８において、７はＮチャネルＭＯ
Ｓトランジスタ及びＰチャネルＭＯＳトランジスタの形
成領域Ａｒ２，Ａｒ３のＰウエル２及びＮウエル３上に
形成されたゲート酸化膜、８はＯＮＯ膜６の上に形成さ
れたコントロールゲート、９はゲート酸化膜７上に形成
されたゲートである。
【００１４】ゲート酸化膜７を形成するために、周辺ト
ランジスタに所望のゲート酸化を行った後、全面にポリ
シリコンを形成してパターニングする。このパターニン
グによって、コントロールゲート８とＮチャネルＭＯＳ
トランジスタ及びＰチャネルＭＯＳトランジスタのゲー
ト９とが形成される。ここで、コントロールゲート８と
ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳト
ランジスタのゲート９の材料としてはポリシリコンだけ
でなく、タングステンをポリシリコンの上に蒸着し、シ
リサイド化してもよい。ポリシリコンを蒸着した後、周
辺トランジスタではゲート酸化膜９を、セルではＯＮＯ
膜６をストッパーとしてポリシリコンをパターニングす
る。このときフローティングゲート５の場合のパターニ
ングと異なり、セルのコントロールゲート８はＤ２方向
もパターニングする。
ランジスタに所望のゲート酸化を行った後、全面にポリ
シリコンを形成してパターニングする。このパターニン
グによって、コントロールゲート８とＮチャネルＭＯＳ
トランジスタ及びＰチャネルＭＯＳトランジスタのゲー
ト９とが形成される。ここで、コントロールゲート８と
ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳト
ランジスタのゲート９の材料としてはポリシリコンだけ
でなく、タングステンをポリシリコンの上に蒸着し、シ
リサイド化してもよい。ポリシリコンを蒸着した後、周
辺トランジスタではゲート酸化膜９を、セルではＯＮＯ
膜６をストッパーとしてポリシリコンをパターニングす
る。このときフローティングゲート５の場合のパターニ
ングと異なり、セルのコントロールゲート８はＤ２方向
もパターニングする。
【００１５】図１９はフローティングゲートのＤ２方向
のパターニングが終了した後の半導体基板の断面図であ
る。セルにおいて、前工程でパターニングされたコント
ロールゲート８をマスクとしてＯＮＯ膜６及びフローテ
ィングゲート５をパターニングする。この際、図示して
いないが周辺トランジスタが形成される領域Ａｒ２，Ａ
ｒ３はレジストで覆ってセル部分（領域Ａｒ１）のみ開
孔してプロセスを行う。
のパターニングが終了した後の半導体基板の断面図であ
る。セルにおいて、前工程でパターニングされたコント
ロールゲート８をマスクとしてＯＮＯ膜６及びフローテ
ィングゲート５をパターニングする。この際、図示して
いないが周辺トランジスタが形成される領域Ａｒ２，Ａ
ｒ３はレジストで覆ってセル部分（領域Ａｒ１）のみ開
孔してプロセスを行う。
【００１６】まず、フローティングゲート５をストッパ
ーとしてＯＮＯ膜６をパターニングし、次にトンネル酸
化膜４をストッパーとしてフローティングゲート５をパ
ターニングする。
ーとしてＯＮＯ膜６をパターニングし、次にトンネル酸
化膜４をストッパーとしてフローティングゲート５をパ
ターニングする。
【００１７】図２０は、セルのソース・ドレイン形成後
の状態を示す半導体基板の断面図である。図２０におい
て、２０は領域Ａｒ１以外の半導体基板の全面に形成さ
れたレジスト、２１はＰウエル２に形成されたセルのソ
ース・ドレインである。セルが形成される領域Ａｒ１の
みレジストで開孔し、所望のソース・ドレイン２１の形
成を行う。この例ではセルのソース・ドレイン２１は同
じ注入で形成されているが、各々片方のみ開孔しソース
・ドレイン２１を異なる注入で形成する場合もある。
の状態を示す半導体基板の断面図である。図２０におい
て、２０は領域Ａｒ１以外の半導体基板の全面に形成さ
れたレジスト、２１はＰウエル２に形成されたセルのソ
ース・ドレインである。セルが形成される領域Ａｒ１の
みレジストで開孔し、所望のソース・ドレイン２１の形
成を行う。この例ではセルのソース・ドレイン２１は同
じ注入で形成されているが、各々片方のみ開孔しソース
・ドレイン２１を異なる注入で形成する場合もある。
【００１８】次に、ＮチャネルＭＯＳトランジスタのソ
ース及びドレインの形成について説明する。図２１はＮ
チャネルＭＯＳトランジスタのソース・ドレインを形成
するためのＮ-領域が形成された後の状態を示す半導体
基板の断面図である。図２１において、２２は領域Ａｒ
２以外の半導体基板の全面に形成されたレジスト、２３
はＮチャネルＭＯＳトランジスタのソース・ドレインを
構成するＮ-領域である。
ース及びドレインの形成について説明する。図２１はＮ
チャネルＭＯＳトランジスタのソース・ドレインを形成
するためのＮ-領域が形成された後の状態を示す半導体
基板の断面図である。図２１において、２２は領域Ａｒ
２以外の半導体基板の全面に形成されたレジスト、２３
はＮチャネルＭＯＳトランジスタのソース・ドレインを
構成するＮ-領域である。
【００１９】ＮチャネルＭＯＳトランジスタが形成され
る領域Ａｒ２のみを開孔し、ＮチャネルＭＯＳトランジ
スタのソース・ドレインにＮ型不純物の注入を行い、Ｎ
-領域２３を形成する。一般にトランジスタでは信頼性
を確保しつつ駆動能力を稼ぐためゲートと一部オーバー
ラップするようにソース・ドレインの形成がなされるこ
とがあり、ここでのＮ型不純物の注入によるＮ-領域の
形成はこの目的によりなされる。図中では不純物が基板
面に対して垂直に注入されているが、ゲートの下にＮ型
不純物が注入されやすくするために所定の角度をもって
注入されることもある。
る領域Ａｒ２のみを開孔し、ＮチャネルＭＯＳトランジ
スタのソース・ドレインにＮ型不純物の注入を行い、Ｎ
-領域２３を形成する。一般にトランジスタでは信頼性
を確保しつつ駆動能力を稼ぐためゲートと一部オーバー
ラップするようにソース・ドレインの形成がなされるこ
とがあり、ここでのＮ型不純物の注入によるＮ-領域の
形成はこの目的によりなされる。図中では不純物が基板
面に対して垂直に注入されているが、ゲートの下にＮ型
不純物が注入されやすくするために所定の角度をもって
注入されることもある。
【００２０】また、図２２に示すように、ＰチャネルＭ
ＯＳトランジスタのソース・ドレイン形成のためにＮチ
ャネルＭＯＳトランジスタのＮ-領域の形成と同様にＰ
チャネルＭＯＳトランジスタが形成される領域Ａｒ３の
みを開孔して不純物の注入を行う。図２２において、２
４は領域Ａｒ３以外の半導体基板の全面に形成されたレ
ジスト、２５はＮウエル３内に形成されたＰ-領域であ
る。
ＯＳトランジスタのソース・ドレイン形成のためにＮチ
ャネルＭＯＳトランジスタのＮ-領域の形成と同様にＰ
チャネルＭＯＳトランジスタが形成される領域Ａｒ３の
みを開孔して不純物の注入を行う。図２２において、２
４は領域Ａｒ３以外の半導体基板の全面に形成されたレ
ジスト、２５はＮウエル３内に形成されたＰ-領域であ
る。
【００２１】図２３は、サイドウォール形成後のＮチャ
ネルＭＯＳトランジスタのソース・ドレイン形成の様子
を示す半導体基板の断面図である。図２３において、２
７は領域Ａｒ２以外の半導体基板１の全面に形成された
レジスト、２６はトランジスタのゲートのサイドに形成
されたサイドウォールである。ゲート酸化膜７のパター
ニングを行った後、トランジスタに適当なソース・ドレ
イン注入を行うためサイドウォール２６を形成する。そ
の後、ＮチャネルＭＯＳトランジスタが形成される領域
Ａｒ２のみを開孔してＮ型不純物の注入を行い、Ｎ+領
域２８の形成を行う。また、図示していないがＰチャネ
ルＭＯＳトランジスタにもＮチャネルＭＯＳトランジス
タと同様に領域Ａｒ３のみを開孔してＰ型不純物の注入
を行い、Ｐ+領域の形成を行う。また、サイドウォール
２６形成後、セルにおいても周辺ＮチャネルＭＯＳトラ
ンジスタと同じＮ+領域の形成が行われる場合もある。
ネルＭＯＳトランジスタのソース・ドレイン形成の様子
を示す半導体基板の断面図である。図２３において、２
７は領域Ａｒ２以外の半導体基板１の全面に形成された
レジスト、２６はトランジスタのゲートのサイドに形成
されたサイドウォールである。ゲート酸化膜７のパター
ニングを行った後、トランジスタに適当なソース・ドレ
イン注入を行うためサイドウォール２６を形成する。そ
の後、ＮチャネルＭＯＳトランジスタが形成される領域
Ａｒ２のみを開孔してＮ型不純物の注入を行い、Ｎ+領
域２８の形成を行う。また、図示していないがＰチャネ
ルＭＯＳトランジスタにもＮチャネルＭＯＳトランジス
タと同様に領域Ａｒ３のみを開孔してＰ型不純物の注入
を行い、Ｐ+領域の形成を行う。また、サイドウォール
２６形成後、セルにおいても周辺ＮチャネルＭＯＳトラ
ンジスタと同じＮ+領域の形成が行われる場合もある。
【００２２】なお、ＰチャネルＭＯＳトランジスタで
は、レジストをかけてＰ-領域の形成を行うために注入
を行うのではなく、サイドウォール２６を形成した後
に、サイドウォール２６を突き抜けるようなエネルギー
をもった注入をＰ+領域形成のための注入時に追加して
行う場合もある。
は、レジストをかけてＰ-領域の形成を行うために注入
を行うのではなく、サイドウォール２６を形成した後
に、サイドウォール２６を突き抜けるようなエネルギー
をもった注入をＰ+領域形成のための注入時に追加して
行う場合もある。
【００２３】以上で示した従来のフラッシュメモリにお
ける製造プロセスでは、周辺トランジスタでのソース・
ドレイン形成としてＮチャネルＭＯＳトランジスタとＰ
チャネルＭＯＳトランジスタとを合わせて４回（Ｐ-領
域の形成をサイドウォール越しにおこなう場合は３回）
も行うこととなり、セルに所望のソース・ドレイン形成
も合わせると他のＤＲＡＭ・ＳＲＡＭ等の半導体メモリ
に比べ注入工程でのコスト増加が顕著であった。
ける製造プロセスでは、周辺トランジスタでのソース・
ドレイン形成としてＮチャネルＭＯＳトランジスタとＰ
チャネルＭＯＳトランジスタとを合わせて４回（Ｐ-領
域の形成をサイドウォール越しにおこなう場合は３回）
も行うこととなり、セルに所望のソース・ドレイン形成
も合わせると他のＤＲＡＭ・ＳＲＡＭ等の半導体メモリ
に比べ注入工程でのコスト増加が顕著であった。
【００２４】
【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置は以上のように構成されているので、セルへの
ソース・ドレイン注入とＮチャネルＭＯＳトランジスタ
へのソース・ドレイン注入とＰチャネルＭＯＳトランジ
スタへのソース・ドレイン注入とを異なる注入工程とし
て行わなければならず、工程が多く、また必要とするレ
チクルの枚数が多くなるという問題点があった。
記憶装置は以上のように構成されているので、セルへの
ソース・ドレイン注入とＮチャネルＭＯＳトランジスタ
へのソース・ドレイン注入とＰチャネルＭＯＳトランジ
スタへのソース・ドレイン注入とを異なる注入工程とし
て行わなければならず、工程が多く、また必要とするレ
チクルの枚数が多くなるという問題点があった。
【００２５】この発明は上記のような問題点を解消する
ためになされたもので、周辺トランジスタ形成のための
工程を削減するとともに、レチクルの枚数を低減するこ
とを目的とする。
ためになされたもので、周辺トランジスタ形成のための
工程を削減するとともに、レチクルの枚数を低減するこ
とを目的とする。
【００２６】
【００２７】
【００２８】
【課題を解決するための手段】 第１の発明に係る不揮発
性半導体記憶装置の製造方法は、一つの基板上に形成さ
れたフローティングゲートを持つ第１のＭＯＳトランジ
スタとフローティングゲートを持たない第１導電型の第
２のＭＯＳトランジスタとフローティングゲートを持た
ない第２導電型の第３のＭＯＳトランジスタとを備える
不揮発性半導体記憶装置の製造方法であって、前記基板
内の、前記第１のＭＯＳトランジスタのソース及びドレ
インが形成されるべき領域を含む半導体領域上にフロー
ティングゲートを形成する工程と、前記フローティング
ゲートをマスクとして、前記第２のＭＯＳトランジスタ
のソース領域及びドレイン領域を形成するために第１導
電型の不純物を注入する第１の注入工程と、前記第３の
ＭＯＳトランジスタの前記ソース領域及びドレイン領域
には、前記第１の注入工程において、前記第１導電型の
不純物が注入され、前記第１の注入工程で前記第３のＭ
ＯＳトランジスタのソース及びドレイン領域に注入され
た第１導電型の不純物を補償して、前記第３のＭＯＳト
ランジスタの前記ソース及びドレインを形成するために
第２導電型の不純物を注入する第２の注入工程とを備
え、 前記第１の注入工程において前記第３のＭＯＳトラ
ンジスタの前記ソース及びドレイン領域に注入された前
記第１導電型の不純物と、前記第２の注入工程において
前記第３のＭＯＳトランジスタの前記ソース及びドレイ
ン領域に注入された前記第２導電型の不純物を比較する
と、前記第１導電型の不純物は前記第２導電型の不純物
よりも前記基板内の深い領域まで広く存在し、前記第２
導電型の不純物は前記第１導電型の不純物よりもチャネ
ル方向に広く存在するように、前記第１導電型及び前記
第２導電型の不純物を注入すること特徴とする。
性半導体記憶装置の製造方法は、一つの基板上に形成さ
れたフローティングゲートを持つ第１のＭＯＳトランジ
スタとフローティングゲートを持たない第１導電型の第
２のＭＯＳトランジスタとフローティングゲートを持た
ない第２導電型の第３のＭＯＳトランジスタとを備える
不揮発性半導体記憶装置の製造方法であって、前記基板
内の、前記第１のＭＯＳトランジスタのソース及びドレ
インが形成されるべき領域を含む半導体領域上にフロー
ティングゲートを形成する工程と、前記フローティング
ゲートをマスクとして、前記第２のＭＯＳトランジスタ
のソース領域及びドレイン領域を形成するために第１導
電型の不純物を注入する第１の注入工程と、前記第３の
ＭＯＳトランジスタの前記ソース領域及びドレイン領域
には、前記第１の注入工程において、前記第１導電型の
不純物が注入され、前記第１の注入工程で前記第３のＭ
ＯＳトランジスタのソース及びドレイン領域に注入され
た第１導電型の不純物を補償して、前記第３のＭＯＳト
ランジスタの前記ソース及びドレインを形成するために
第２導電型の不純物を注入する第２の注入工程とを備
え、 前記第１の注入工程において前記第３のＭＯＳトラ
ンジスタの前記ソース及びドレイン領域に注入された前
記第１導電型の不純物と、前記第２の注入工程において
前記第３のＭＯＳトランジスタの前記ソース及びドレイ
ン領域に注入された前記第２導電型の不純物を比較する
と、前記第１導電型の不純物は前記第２導電型の不純物
よりも前記基板内の深い領域まで広く存在し、前記第２
導電型の不純物は前記第１導電型の不純物よりもチャネ
ル方向に広く存在するように、前記第１導電型及び前記
第２導電型の不純物を注入すること特徴とする。
【００２９】第２の発明に係る不揮発性半導体記憶装置
の製造方法は、第１の発明の不揮発性半導体記憶装置の
製造方法において、前記第２の注入工程において注入さ
れる前記第２導電型の不純物の注入エネルギーを、前記
第１の注入工程において注入される前記第１導電型の不
純物の注入エネルギーよりも注入深さが浅くなるように
するとともに、前記第２の注入工程において注入される
前記第２導電型の不純物のドーズ量を、前記第１の注入
工程において注入される前記第１導電型の不純物のドー
ズ量より多くすることを特徴とする。
の製造方法は、第１の発明の不揮発性半導体記憶装置の
製造方法において、前記第２の注入工程において注入さ
れる前記第２導電型の不純物の注入エネルギーを、前記
第１の注入工程において注入される前記第１導電型の不
純物の注入エネルギーよりも注入深さが浅くなるように
するとともに、前記第２の注入工程において注入される
前記第２導電型の不純物のドーズ量を、前記第１の注入
工程において注入される前記第１導電型の不純物のドー
ズ量より多くすることを特徴とする。
【００３０】第３の発明に係る不揮発性半導体記憶装置
の製造方法は、第１の発明の不揮発性半導体記憶装置の
製造方法において、前記第２の注入工程において注入さ
れる前記第２導電型の不純物が、前記第１の注入工程に
おいて注入される前記第１導電型の不純物よりもさらに
斜めから注入されることを特徴とする。
の製造方法は、第１の発明の不揮発性半導体記憶装置の
製造方法において、前記第２の注入工程において注入さ
れる前記第２導電型の不純物が、前記第１の注入工程に
おいて注入される前記第１導電型の不純物よりもさらに
斜めから注入されることを特徴とする。
【００３１】
【００３２】
【００３３】
【作用】 第１の発明における第１の注入工程では、第２
のＭＯＳトランジスタのソース領域及びドレイン領域を
形成するために、フローティングゲートを形成する工程
で形成されたフローティングゲートをマスクとして用い
るので、第２のＭＯＳトランジスタのソース領域及びド
レイン領域を形成するためにレジストを形成する工程を
省略することができ、第１の発明における第２の注入工
程では、第３のＭＯＳトランジスタのソース及びドレイ
ン領域に注入された第１導電型の不純物を補償して、第
３のＭＯＳトランジスタのソース及びドレインを形成す
るため、第２導電型の第３のＭＯＳトランジスタが存在
する場合の不揮発性半導体記憶装置においても、第１の
注入工程で第２のＭＯＳトランジスタのソース領域及び
ドレイン領域を形成するために第１導電型の不純物を注
入する際にレジストを形成する工程を省略することがで
き、また、第１ の発明における第２の注入工程では、第
３のＭＯＳトランジスタのソース及びドレイン領域を構
成する第２導電型の不純物よりも深い領域に第１導電型
の不純物を存在させることができ、第３のＭＯＳトラン
ジスタにおいてパンチスルーが起こり難くなる。
のＭＯＳトランジスタのソース領域及びドレイン領域を
形成するために、フローティングゲートを形成する工程
で形成されたフローティングゲートをマスクとして用い
るので、第２のＭＯＳトランジスタのソース領域及びド
レイン領域を形成するためにレジストを形成する工程を
省略することができ、第１の発明における第２の注入工
程では、第３のＭＯＳトランジスタのソース及びドレイ
ン領域に注入された第１導電型の不純物を補償して、第
３のＭＯＳトランジスタのソース及びドレインを形成す
るため、第２導電型の第３のＭＯＳトランジスタが存在
する場合の不揮発性半導体記憶装置においても、第１の
注入工程で第２のＭＯＳトランジスタのソース領域及び
ドレイン領域を形成するために第１導電型の不純物を注
入する際にレジストを形成する工程を省略することがで
き、また、第１ の発明における第２の注入工程では、第
３のＭＯＳトランジスタのソース及びドレイン領域を構
成する第２導電型の不純物よりも深い領域に第１導電型
の不純物を存在させることができ、第３のＭＯＳトラン
ジスタにおいてパンチスルーが起こり難くなる。
【００３４】第２の発明における第２の注入工程におい
て注入される第２導電型の不純物の注入エネルギーを、
第１の注入工程において注入される第１導電型の不純物
の注入エネルギーよりも注入深さが浅くなるようにする
ことで、第３のＭＯＳトランジスタのソース及びドレイ
ン領域を構成する第２導電型の拡散領域よりも深い領域
に第１導電型の不純物を存在させることができる。そし
て、第２の注入工程において注入される第２導電型の不
純物のドーズ量を、第１の注入工程において注入される
第１導電型の不純物のドーズ量より多くすることで、容
易に、第３のＭＯＳトランジスタのソース及びドレイン
領域に注入された第１導電型の不純物を補償することが
できる。
て注入される第２導電型の不純物の注入エネルギーを、
第１の注入工程において注入される第１導電型の不純物
の注入エネルギーよりも注入深さが浅くなるようにする
ことで、第３のＭＯＳトランジスタのソース及びドレイ
ン領域を構成する第２導電型の拡散領域よりも深い領域
に第１導電型の不純物を存在させることができる。そし
て、第２の注入工程において注入される第２導電型の不
純物のドーズ量を、第１の注入工程において注入される
第１導電型の不純物のドーズ量より多くすることで、容
易に、第３のＭＯＳトランジスタのソース及びドレイン
領域に注入された第１導電型の不純物を補償することが
できる。
【００３５】第３の発明における第２の注入工程におい
て注入される第２導電型の不純物を第１導電型の不純物
よりも斜めから注入することによって、容易に、第３の
ＭＯＳトランジスタのソース及びドレイン領域を構成す
る第２導電型の不純物は、第３のＭＯＳトランジスタの
ソース及びドレイン領域に注入された第１導電型の不純
物はよりもチャネル方向に広く存在するようにできる。
て注入される第２導電型の不純物を第１導電型の不純物
よりも斜めから注入することによって、容易に、第３の
ＭＯＳトランジスタのソース及びドレイン領域を構成す
る第２導電型の不純物は、第３のＭＯＳトランジスタの
ソース及びドレイン領域に注入された第１導電型の不純
物はよりもチャネル方向に広く存在するようにできる。
【００３６】
実施例１．以下、この発明の第１実施例について図１乃
至図３を用いて説明する。図１は、図１８に示したセル
のコントロールゲートとＰチャネルＭＯＳトランジスタ
及びＮチャネルＭＯＳトランジスタのゲートの形成後に
行う工程を示す半導体基板の断面図である。図におい
て、６は表面側のシリコン酸化膜が除去されたＯＮＯ
膜、３０はＮチャネルＭＯＳトランジスタのソース・ド
レインを構成するＮ-領域、３１はＰチャネルＭＯＳト
ランジスタのソース・ドレインを構成するＰ-領域が形
成されるべき領域にできたＮ-領域である。
至図３を用いて説明する。図１は、図１８に示したセル
のコントロールゲートとＰチャネルＭＯＳトランジスタ
及びＮチャネルＭＯＳトランジスタのゲートの形成後に
行う工程を示す半導体基板の断面図である。図におい
て、６は表面側のシリコン酸化膜が除去されたＯＮＯ
膜、３０はＮチャネルＭＯＳトランジスタのソース・ド
レインを構成するＮ-領域、３１はＰチャネルＭＯＳト
ランジスタのソース・ドレインを構成するＰ-領域が形
成されるべき領域にできたＮ-領域である。
【００３７】セルのコントロールゲート８及びゲート９
をパターニングした後、基板全面にＮ型不純物を注入し
てＮ-領域の形成を行う。このとき、ＮチャネルＭＯＳ
トランジスタ及びＰチャネルＭＯＳトランジスタのゲー
ト９をマスクとしてＮ-領域が形成される。図１には図
示されていないが、領域Ａｒ１，Ａｒ２，Ａｒ３の間に
は、１７に示したフィールド絶縁膜１５と同様の膜が形
成されているので、Ｎ型不純物は活性領域にのみ注入さ
れる。
をパターニングした後、基板全面にＮ型不純物を注入し
てＮ-領域の形成を行う。このとき、ＮチャネルＭＯＳ
トランジスタ及びＰチャネルＭＯＳトランジスタのゲー
ト９をマスクとしてＮ-領域が形成される。図１には図
示されていないが、領域Ａｒ１，Ａｒ２，Ａｒ３の間に
は、１７に示したフィールド絶縁膜１５と同様の膜が形
成されているので、Ｎ型不純物は活性領域にのみ注入さ
れる。
【００３８】図２は、セルのフローティングゲートのパ
ターニング後の状態を示す半導体基板の断面図である。
図２において、６はコントロールゲート８をマスクとし
てエッチングされた後のＯＮＯ膜、５はエッチングされ
たＯＮＯ膜６をマスクとしてエッチングされたフローテ
ィングゲートである。この工程は、図１９に示した従来
のパターニング工程と同様に行うことができる。
ターニング後の状態を示す半導体基板の断面図である。
図２において、６はコントロールゲート８をマスクとし
てエッチングされた後のＯＮＯ膜、５はエッチングされ
たＯＮＯ膜６をマスクとしてエッチングされたフローテ
ィングゲートである。この工程は、図１９に示した従来
のパターニング工程と同様に行うことができる。
【００３９】従来レジストを形成して行っていたＮ-領
域を形成するための注入工程は、上記のフローティング
ゲートをマスクとして用いるＮ-領域を形成するための
注入工程で代替されているので省略できる。そのため、
製造工程が削減できるばかりでなく、レジストの形成に
必要であったレチクルを省略することができる。
域を形成するための注入工程は、上記のフローティング
ゲートをマスクとして用いるＮ-領域を形成するための
注入工程で代替されているので省略できる。そのため、
製造工程が削減できるばかりでなく、レジストの形成に
必要であったレチクルを省略することができる。
【００４０】図３は、ＰチャネルＭＯＳトランジスタの
ソース・ドレインを構成しているＰ+領域の様子を示す
半導体基板の断面図である。図において、３２はセルの
ソース・ドレインを構成しているＮ-領域、３３はレジ
ストである。図２に示した状態から、領域Ａｒ２，Ａｒ
３をマスクして領域Ａｒ１にのみにＮ型不純物の注入を
行い、Ｎ-領域３２が形成される。次に、図３に示すよ
うに、領域Ａｒ３以外の領域をマスクしてＰ型の不純物
を注入することによって、Ｐ-領域３４が形成される。
ソース・ドレインを構成しているＰ+領域の様子を示す
半導体基板の断面図である。図において、３２はセルの
ソース・ドレインを構成しているＮ-領域、３３はレジ
ストである。図２に示した状態から、領域Ａｒ２，Ａｒ
３をマスクして領域Ａｒ１にのみにＮ型不純物の注入を
行い、Ｎ-領域３２が形成される。次に、図３に示すよ
うに、領域Ａｒ３以外の領域をマスクしてＰ型の不純物
を注入することによって、Ｐ-領域３４が形成される。
【００４１】ＰチャネルＭＯＳトランジスタＰ-領域３
４形成時に従来に比べ、上記のＮ-領域３１を形成した
Ｎ型不純物の注入を補償できるように注入エネルギー・
注入量をもったＰ型不純物の注入を追加する。
４形成時に従来に比べ、上記のＮ-領域３１を形成した
Ｎ型不純物の注入を補償できるように注入エネルギー・
注入量をもったＰ型不純物の注入を追加する。
【００４２】図４は、サイドウォールを形成した後、Ｎ
チャネルＭＯＳトランジスタのＮ+領域及びＰチャネル
ＭＯＳトランジスタのＰ+領域を形成する工程を示す半
導体基板の断面図である。また、図５は図４のソース・
ドレインの一部を拡大した断面図である。
チャネルＭＯＳトランジスタのＮ+領域及びＰチャネル
ＭＯＳトランジスタのＰ+領域を形成する工程を示す半
導体基板の断面図である。また、図５は図４のソース・
ドレインの一部を拡大した断面図である。
【００４３】図において、２６はセルのコントロールゲ
ート８及びフローティングゲート５の側壁またはＮチャ
ネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジ
スタのゲート９の側壁を覆うサイドウォール、３８はサ
イドウォール２６をマスクとして注入されたＮ+領域、
３９はサイドウォール２６をマスクとして注入されたＰ
+領域である。
ート８及びフローティングゲート５の側壁またはＮチャ
ネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジ
スタのゲート９の側壁を覆うサイドウォール、３８はサ
イドウォール２６をマスクとして注入されたＮ+領域、
３９はサイドウォール２６をマスクとして注入されたＰ
+領域である。
【００４４】サイドウォール２６は、図２３に示したサ
イドウォール２６の従来の製造方法と同様に形成するこ
とができる。サイドウオール２６の形成後、まず、領域
Ａｒ２を除く半導体基板の全面にレジストを形成して、
Ｎ型不純物の注入を行ってＮ+領域３８を形成する。Ｎ+
領域３８形成の際、サイドウォール２６をマスクとして
Ｎ型不純物の注入が行われ、サイドウォール２６の下の
領域３０はＮ-領域となる。
イドウォール２６の従来の製造方法と同様に形成するこ
とができる。サイドウオール２６の形成後、まず、領域
Ａｒ２を除く半導体基板の全面にレジストを形成して、
Ｎ型不純物の注入を行ってＮ+領域３８を形成する。Ｎ+
領域３８形成の際、サイドウォール２６をマスクとして
Ｎ型不純物の注入が行われ、サイドウォール２６の下の
領域３０はＮ-領域となる。
【００４５】次に、図に示すように、領域Ａｒ３を除く
半導体基板の全面にレジストを形成して、Ｐ型不純物の
注入を行ってＰ+領域３９を形成する。Ｐ+領域３９形成
の際、サイドウォール２６をマスクとしてＰ型不純物の
注入が行われてＰ+領域が形成され、サイドウォール２
６の下の領域３４はＰ-領域となる。このとき、先に注
入されたＮ型の不純物については既に図３に示した工程
で補償されている。
半導体基板の全面にレジストを形成して、Ｐ型不純物の
注入を行ってＰ+領域３９を形成する。Ｐ+領域３９形成
の際、サイドウォール２６をマスクとしてＰ型不純物の
注入が行われてＰ+領域が形成され、サイドウォール２
６の下の領域３４はＰ-領域となる。このとき、先に注
入されたＮ型の不純物については既に図３に示した工程
で補償されている。
【００４６】図１に示した工程にて形成されたＮ-領域
３０は、図２１に示した従来のＮ-領域２３と同一のも
のが形成される。
３０は、図２１に示した従来のＮ-領域２３と同一のも
のが形成される。
【００４７】これに対し、図１に示す工程のＮ-領域３
０，３１のＮ型不純物の注入において、セルに対しては
コントロールゲート６がセルのソース・ドレインが形成
される領域上を覆っているため、これがマスクとなり、
実質的にはセル特性に影響するほどＮ型の不純物が注入
されることを妨げることができる。
０，３１のＮ型不純物の注入において、セルに対しては
コントロールゲート６がセルのソース・ドレインが形成
される領域上を覆っているため、これがマスクとなり、
実質的にはセル特性に影響するほどＮ型の不純物が注入
されることを妨げることができる。
【００４８】また、ＰチャネルＭＯＳトランジスタに対
しては、Ｎ型の不純物が余分に注入されるが、後工程
で、このＮ型の不純物を補償できるように、注入エネル
ギー・注入量をあわせたＰ型の不純物の注入を追加する
ことにより、従来と同じ特性をえることができる。また
必要であれば、特性が合うようにＮウエル形成時の注入
を加減してもよい。
しては、Ｎ型の不純物が余分に注入されるが、後工程
で、このＮ型の不純物を補償できるように、注入エネル
ギー・注入量をあわせたＰ型の不純物の注入を追加する
ことにより、従来と同じ特性をえることができる。また
必要であれば、特性が合うようにＮウエル形成時の注入
を加減してもよい。
【００４９】図６は、サイドウォールを形成した後、Ｐ
チャネルＭＯＳトランジスタのソース・ドレインを構成
しているＰ+領域及びＰ-領域を形成するときの状態を示
した半導体基板の断面図である。図６において、４０は
ＰチャネルＭＯＳトランジスタが作り込まれる領域Ａｒ
３以外の領域に形成されたレジスト、４１はソース・ド
レインを構成するＰ-領域、４２はソース・ドレインを
構成するＰ+領域である。ここで、Ｐ型不純物を注入す
る前は、Ｐ-領域４１及びＰ+領域４２はＮ型の不純物が
注入されているので、それを補償するためにＰ型不純物
を注入し、さらにＰ-領域４１及びＰ+領域４２を形成す
るための注入を行う必要がある。
チャネルＭＯＳトランジスタのソース・ドレインを構成
しているＰ+領域及びＰ-領域を形成するときの状態を示
した半導体基板の断面図である。図６において、４０は
ＰチャネルＭＯＳトランジスタが作り込まれる領域Ａｒ
３以外の領域に形成されたレジスト、４１はソース・ド
レインを構成するＰ-領域、４２はソース・ドレインを
構成するＰ+領域である。ここで、Ｐ型不純物を注入す
る前は、Ｐ-領域４１及びＰ+領域４２はＮ型の不純物が
注入されているので、それを補償するためにＰ型不純物
を注入し、さらにＰ-領域４１及びＰ+領域４２を形成す
るための注入を行う必要がある。
【００５０】上記のように、フローティングゲートをマ
スクとして用いてＮ-領域を形成することによって、従
来のＮチャネルＭＯＳトランジスタのＮ-領域形成工程
に比べて、複数のレジスト形成工程が省略でき、そのた
めレチクルの枚数が減少し、結果的にフラッシュメモリ
の周辺トランジスタ形成でのコスト低減が可能となる。
スクとして用いてＮ-領域を形成することによって、従
来のＮチャネルＭＯＳトランジスタのＮ-領域形成工程
に比べて、複数のレジスト形成工程が省略でき、そのた
めレチクルの枚数が減少し、結果的にフラッシュメモリ
の周辺トランジスタ形成でのコスト低減が可能となる。
【００５１】実施例２．この発明の第２実施例による不
揮発性半導体記憶装置の製造方法を図７乃至図１０を用
いて説明する。図７は従来のＰチャネルＭＯＳトランジ
スタにおけるパンチスルーの発生を説明するための断面
図である。図において、５０はソースが接続された０Ｖ
電位点、５１はドレインが接続された−Ｖｄ電位点、５
２はパンチスルーの際に電流が流れる経路、５３は空乏
層の境界を示す境界線である。トランジスタ特性・サイ
ズの縮小を行う必要から、ゲート長Ｌの短いトランジス
タを使用したいという要求があるが、適切なチャネル構
造等を選ばないと図７に示すようにドレインから空乏層
が伸び、ソースへ達するとパンチスルーが発生しやすく
なる。
揮発性半導体記憶装置の製造方法を図７乃至図１０を用
いて説明する。図７は従来のＰチャネルＭＯＳトランジ
スタにおけるパンチスルーの発生を説明するための断面
図である。図において、５０はソースが接続された０Ｖ
電位点、５１はドレインが接続された−Ｖｄ電位点、５
２はパンチスルーの際に電流が流れる経路、５３は空乏
層の境界を示す境界線である。トランジスタ特性・サイ
ズの縮小を行う必要から、ゲート長Ｌの短いトランジス
タを使用したいという要求があるが、適切なチャネル構
造等を選ばないと図７に示すようにドレインから空乏層
が伸び、ソースへ達するとパンチスルーが発生しやすく
なる。
【００５２】ＰチャネルＭＯＳトランジスタに注入され
たＮ-領域を完全に補償するのでは無く、ＰチャネルＭ
ＯＳトランジスタ特性としては実質的に等価となるよう
にＰ-領域は形成するものの一部Ｎ-領域を残し、このＮ
-領域をパンチスルーストッパーとして利用することを
特徴とする。
たＮ-領域を完全に補償するのでは無く、ＰチャネルＭ
ＯＳトランジスタ特性としては実質的に等価となるよう
にＰ-領域は形成するものの一部Ｎ-領域を残し、このＮ
-領域をパンチスルーストッパーとして利用することを
特徴とする。
【００５３】通常、埋め込み型Ｐチャネルトランジスタ
ではチャネル構造としてリン１２０〜２００ＫｅＶ，１
×１０ 12 〜１×１０ 13 ｃｍ-3程度、ボロン１０〜５０Ｋ
ｅＶ，１×１０ 12 〜１×１０ 13 ｃｍ-3程度注入する。図
９は、図７に示したＸ−Ｘ線に沿ったＰチャネルＭＯＳ
トランジスタの表面からの深さ方向の不純物の濃度を示
すグラフである。グラフから表面付近にはＰ型の不純物
であるホウ素が多く存在し、深くなるほどＮウエルを形
成するために拡散されたリンが多くなることがわかる。
この表面付近の領域は、埋め込みボロン層である。
ではチャネル構造としてリン１２０〜２００ＫｅＶ，１
×１０ 12 〜１×１０ 13 ｃｍ-3程度、ボロン１０〜５０Ｋ
ｅＶ，１×１０ 12 〜１×１０ 13 ｃｍ-3程度注入する。図
９は、図７に示したＸ−Ｘ線に沿ったＰチャネルＭＯＳ
トランジスタの表面からの深さ方向の不純物の濃度を示
すグラフである。グラフから表面付近にはＰ型の不純物
であるホウ素が多く存在し、深くなるほどＮウエルを形
成するために拡散されたリンが多くなることがわかる。
この表面付近の領域は、埋め込みボロン層である。
【００５４】また、Ｎ-領域を形成するための注入とし
てはＮ型不純物の注入を３０〜１００ＫｅＶ，５×１０
12 〜５×１０ 13 ｃｍ -3 程度の条件の下で行う。
てはＮ型不純物の注入を３０〜１００ＫｅＶ，５×１０
12 〜５×１０ 13 ｃｍ -3 程度の条件の下で行う。
【００５５】図８は、この発明の第２実施例による不揮
発性半導体記憶装置の製造方法によって形成されたフラ
ッシュメモリの構成を示す半導体基板の断面図である。
ＰチャネルＭＯＳトランジスタのＮ型不純物を注入され
た領域を補償するＰ型不純物（ボロン・ＢＦ２注入）を
Ｎ型不純物の注入よりシリコン基板への打ち込み深さが
浅く、またトランジスタ特性が従来と同程度になるよう
に行えば、図８に示すように、Ｎ-領域５５のような構
造を残すことができる。例えば、Ｎ-領域５５のような
構造を得るために、Ｎ-領域５５を形成のためのＮ型不
純物の注入に比べ、Ｐ-領域３９の補償注入のＰ型不純
物の注入深さＲｐが小さい様なエネルギーのものを用
い、かつドーズ量を高くする。そうすることで、基板表
面で浅く、かつ高濃度でＰ-領域３９を形成し、実質的
に特性の同じＰチャネルＭＯＳトランジスタでありなが
らＮ-領域５５をＰ-領域３４の直下に残す様にする。
発性半導体記憶装置の製造方法によって形成されたフラ
ッシュメモリの構成を示す半導体基板の断面図である。
ＰチャネルＭＯＳトランジスタのＮ型不純物を注入され
た領域を補償するＰ型不純物（ボロン・ＢＦ２注入）を
Ｎ型不純物の注入よりシリコン基板への打ち込み深さが
浅く、またトランジスタ特性が従来と同程度になるよう
に行えば、図８に示すように、Ｎ-領域５５のような構
造を残すことができる。例えば、Ｎ-領域５５のような
構造を得るために、Ｎ-領域５５を形成のためのＮ型不
純物の注入に比べ、Ｐ-領域３９の補償注入のＰ型不純
物の注入深さＲｐが小さい様なエネルギーのものを用
い、かつドーズ量を高くする。そうすることで、基板表
面で浅く、かつ高濃度でＰ-領域３９を形成し、実質的
に特性の同じＰチャネルＭＯＳトランジスタでありなが
らＮ-領域５５をＰ-領域３４の直下に残す様にする。
【００５６】図１０は、図７及び図８に示したＹ−Ｙ線
及びＺ−Ｚ線に沿ったＰチャネルＭＯＳトランジスタの
表面からの深さ方向の不純物の濃度を示すグラフであ
る。図１０に示すように、シミュレーション結果は、深
さが０．１５から０．２の間で従来の不純物濃度の分布
を示す曲線に対して第２実施例によるフラッシュメモ
リの不純物濃度の分布を示す曲線の方が上にあり、第
２実施例によるフラッシュメモリの方がＮ型不純物であ
るリンの含有量が多いことを示している。
及びＺ−Ｚ線に沿ったＰチャネルＭＯＳトランジスタの
表面からの深さ方向の不純物の濃度を示すグラフであ
る。図１０に示すように、シミュレーション結果は、深
さが０．１５から０．２の間で従来の不純物濃度の分布
を示す曲線に対して第２実施例によるフラッシュメモ
リの不純物濃度の分布を示す曲線の方が上にあり、第
２実施例によるフラッシュメモリの方がＮ型不純物であ
るリンの含有量が多いことを示している。
【００５７】この後サイドウォール２６を形成しＰ型不
純物を注入すると、一般にＰ型不純物濃度は高いため深
さ方向では、図１に示した工程でＮチャネルＭＯＳトラ
ンジスタを形成する際に付随的に形成されたＰチャネル
ＭＯＳトランジスタのＮ-領域３１を完全に補償する。
純物を注入すると、一般にＰ型不純物濃度は高いため深
さ方向では、図１に示した工程でＮチャネルＭＯＳトラ
ンジスタを形成する際に付随的に形成されたＰチャネル
ＭＯＳトランジスタのＮ-領域３１を完全に補償する。
【００５８】図１１は、この発明の第２実施例による不
揮発性半導体記憶装置の製造方法により形成されたフラ
ッシュメモリのＰチャネルＭＯＳトランジスタのＰ+領
域の基板の深さ方向の不純物濃度の特性を示すグラフで
ある。図１１より先に述べた通りＰ+領域ではＮ-領域が
完全に補償されていることが判る。
揮発性半導体記憶装置の製造方法により形成されたフラ
ッシュメモリのＰチャネルＭＯＳトランジスタのＰ+領
域の基板の深さ方向の不純物濃度の特性を示すグラフで
ある。図１１より先に述べた通りＰ+領域ではＮ-領域が
完全に補償されていることが判る。
【００５９】実施例３．この発明の第３実施例による不
揮発性半導体記憶装置の製造方法について図１２を用い
て説明する。図１２において、６０はＰチャネルＭＯＳ
トランジスタのソース・ドレインを構成するＰ-領域、
６１はＰ-領域６０を形成するために打ち込まれたＰ型
不純物の軌跡である。図に示すように、Ｐ型不純物の軌
跡６１は、半導体基板表面に立てた垂線に対して、Ｄ２
方向において角度θ１を持っている。また、Ｎ型不純物
を注入するときのＮ型不純物の軌跡に、半導体基板表面
に立てた垂線に対して、Ｄ２方向において角度θ２を持
たせることができる。このように、打ち込む角度θ１，
θ２を持たせることによって、ゲート９の下まで、Ｐ-
領域６０やＮ-領域３１を広げることができる。
揮発性半導体記憶装置の製造方法について図１２を用い
て説明する。図１２において、６０はＰチャネルＭＯＳ
トランジスタのソース・ドレインを構成するＰ-領域、
６１はＰ-領域６０を形成するために打ち込まれたＰ型
不純物の軌跡である。図に示すように、Ｐ型不純物の軌
跡６１は、半導体基板表面に立てた垂線に対して、Ｄ２
方向において角度θ１を持っている。また、Ｎ型不純物
を注入するときのＮ型不純物の軌跡に、半導体基板表面
に立てた垂線に対して、Ｄ２方向において角度θ２を持
たせることができる。このように、打ち込む角度θ１，
θ２を持たせることによって、ゲート９の下まで、Ｐ-
領域６０やＮ-領域３１を広げることができる。
【００６０】Ｎ-領域６０形成のためのＮ型不純物の注
入角度θ２に比べ、Ｐ-領域６０形成のためのＰ型不純
物の注入角度θ１が大きいことを特徴とする。第２実施
例による不揮発性半導体記憶装置の製造方法に比べて、
ＰチャネルＭＯＳトランジスタのチャネル方向にＮ型不
純物のＰ型不純物に対する割合が増加するのを防ぐこと
ができる。
入角度θ２に比べ、Ｐ-領域６０形成のためのＰ型不純
物の注入角度θ１が大きいことを特徴とする。第２実施
例による不揮発性半導体記憶装置の製造方法に比べて、
ＰチャネルＭＯＳトランジスタのチャネル方向にＮ型不
純物のＰ型不純物に対する割合が増加するのを防ぐこと
ができる。
【００６１】Ｎ-領域３１を形成するための注入は一般
に、４５ｄｅｇ程度の角度をつけて行われる。これに対
し、Ｐ-領域６０を形成するための注入において、たと
えば６０ｄｅｇで行うことにより、さらに有効に前記Ｎ
-領域をパンチスルーストッパーとして形成することが
できる。なお、図１０に示したグラフは、Ｎ-領域の形
成を４５ｄｅｇで行い、Ｐ-領域の形成を６０ｄｅｇで
行った場合の結果である。
に、４５ｄｅｇ程度の角度をつけて行われる。これに対
し、Ｐ-領域６０を形成するための注入において、たと
えば６０ｄｅｇで行うことにより、さらに有効に前記Ｎ
-領域をパンチスルーストッパーとして形成することが
できる。なお、図１０に示したグラフは、Ｎ-領域の形
成を４５ｄｅｇで行い、Ｐ-領域の形成を６０ｄｅｇで
行った場合の結果である。
【００６２】なお、この実施例ではＮ型不純物の注入で
Ｎ-領域の形成を基板全面におこない、ＰチャネルＭＯ
Ｓトランジスタにてこれを補償したが、これのみに限ら
ず、Ｐ-領域の形成を基板全面に行い、ＮチャネルＭＯ
Ｓトランジスタにて補償注入を行っても良い。この場
合、パンチスルー改善効果も同様に考えられる。
Ｎ-領域の形成を基板全面におこない、ＰチャネルＭＯ
Ｓトランジスタにてこれを補償したが、これのみに限ら
ず、Ｐ-領域の形成を基板全面に行い、ＮチャネルＭＯ
Ｓトランジスタにて補償注入を行っても良い。この場
合、パンチスルー改善効果も同様に考えられる。
【００６３】但し、セル構造は今回の発明では本質的で
無く、ＮＯＲ方式やその他の方式でも同様に適用でき
る。
無く、ＮＯＲ方式やその他の方式でも同様に適用でき
る。
【００６４】
【００６５】
【００６６】
【発明の効果】 以上のように請求項１記載の発明の不揮
発性半導体記憶装置の製造方法によれば、第１のＭＯＳ
トランジスタのソース及びドレインが形成されるべき領
域を含む半導体領域上にも残されたフローティングゲー
トをマスクとして、第２のＭＯＳトランジスタのソース
領域及びドレイン領域を形成するために第１導電型の不
純物を注入する第１の注入工程を備えて構成されている
ので、第２のＭＯＳトランジスタのソース領域及びドレ
イン領域を形成するために第１導電型の不純物を注入す
るためのマスクを形成するための工程やレチクルを省く
ことができ、工程数の削減や工程の簡略化ができるとい
う効果がある。また、請求項１記載の発明の不揮発性半
導体記憶装置の製造方法によれば、第１の注入工程で第
３のＭＯＳトランジスタのソース及びドレイン領域に注
入された第１導電型の不純物を補償して、第３のＭＯＳ
トランジスタのソース及びドレインを形成するために第
２導電型の不純物を注入するので、不揮発性半導体記憶
装置がフローティングゲートを持たない第２導電型の第
３のＭＯＳトランジスタを備える場合にも、第２のＭＯ
Ｓトランジスタのソース領域及びドレイン領域を形成す
るために第１導電型の不純物を注入するためのマスクを
形成するための工程やレチクルを省くことができ、工程
数の削減や工程の簡略化ができるという効果がある。さ
らに、請求項１ 記載の発明の不揮発性半導体記憶装置の
製造方法によれば、第１導電型の不純物は第２導電型の
不純物よりも基板内の深い領域まで広く存在し、第２導
電型の不純物は第１導電型の不純物よりもチャネル方向
に広く存在するようにすることができ、第２導電型の不
純物よりも深い領域に存在する第１導電型の不純物によ
ってパンチスルーを発生し難くすることができ、不揮発
性半導体記憶装置の信頼性を向上することができるとい
う効果がある。
発性半導体記憶装置の製造方法によれば、第１のＭＯＳ
トランジスタのソース及びドレインが形成されるべき領
域を含む半導体領域上にも残されたフローティングゲー
トをマスクとして、第２のＭＯＳトランジスタのソース
領域及びドレイン領域を形成するために第１導電型の不
純物を注入する第１の注入工程を備えて構成されている
ので、第２のＭＯＳトランジスタのソース領域及びドレ
イン領域を形成するために第１導電型の不純物を注入す
るためのマスクを形成するための工程やレチクルを省く
ことができ、工程数の削減や工程の簡略化ができるとい
う効果がある。また、請求項１記載の発明の不揮発性半
導体記憶装置の製造方法によれば、第１の注入工程で第
３のＭＯＳトランジスタのソース及びドレイン領域に注
入された第１導電型の不純物を補償して、第３のＭＯＳ
トランジスタのソース及びドレインを形成するために第
２導電型の不純物を注入するので、不揮発性半導体記憶
装置がフローティングゲートを持たない第２導電型の第
３のＭＯＳトランジスタを備える場合にも、第２のＭＯ
Ｓトランジスタのソース領域及びドレイン領域を形成す
るために第１導電型の不純物を注入するためのマスクを
形成するための工程やレチクルを省くことができ、工程
数の削減や工程の簡略化ができるという効果がある。さ
らに、請求項１ 記載の発明の不揮発性半導体記憶装置の
製造方法によれば、第１導電型の不純物は第２導電型の
不純物よりも基板内の深い領域まで広く存在し、第２導
電型の不純物は第１導電型の不純物よりもチャネル方向
に広く存在するようにすることができ、第２導電型の不
純物よりも深い領域に存在する第１導電型の不純物によ
ってパンチスルーを発生し難くすることができ、不揮発
性半導体記憶装置の信頼性を向上することができるとい
う効果がある。
【００６７】請求項２記載の発明の不揮発性半導体記憶
装置の製造方法によれば、第２の注入工程において注入
される第２導電型の不純物の注入エネルギーを、第１の
注入工程において注入される第１導電型の不純物の注入
エネルギーよりも注入深さが浅くなるようにするととも
に、第２の注入工程において注入される第２導電型の不
純物のドーズ量を、第１の注入工程において注入される
第１導電型の不純物のドーズ量より多くするので、第３
のＭＯＳトランジスタのソース及びドレイン領域を構成
する第１導電型の不純物のチャネル方向には第２導電型
の不純物が存在し、基板内の第２導電型の拡散領域より
も深い領域に第１導電型の不純物が存在するようにする
ことが容易になり、パンチスルーの発生しにくい信頼性
の高い不揮発性半導体記憶装置を容易に製造することが
できるという効果がある。
装置の製造方法によれば、第２の注入工程において注入
される第２導電型の不純物の注入エネルギーを、第１の
注入工程において注入される第１導電型の不純物の注入
エネルギーよりも注入深さが浅くなるようにするととも
に、第２の注入工程において注入される第２導電型の不
純物のドーズ量を、第１の注入工程において注入される
第１導電型の不純物のドーズ量より多くするので、第３
のＭＯＳトランジスタのソース及びドレイン領域を構成
する第１導電型の不純物のチャネル方向には第２導電型
の不純物が存在し、基板内の第２導電型の拡散領域より
も深い領域に第１導電型の不純物が存在するようにする
ことが容易になり、パンチスルーの発生しにくい信頼性
の高い不揮発性半導体記憶装置を容易に製造することが
できるという効果がある。
【００６８】請求項３記載の発明の不揮発性半導体記憶
装置の製造方法によれば、第２の注入工程において注入
される第２導電型の不純物が、第１の注入工程において
注入される第１導電型の不純物よりもさらに斜めから注
入されるので、第３のＭＯＳトランジスタのソース及び
ドレイン領域を構成する第１導電型の不純物のチャネル
方向には第２導電型の不純物が広く存在し易くなり、パ
ンチスルーの発生しにくい信頼性の高い不揮発性半導体
記憶装置を容易に製造することができるという効果があ
る。
装置の製造方法によれば、第２の注入工程において注入
される第２導電型の不純物が、第１の注入工程において
注入される第１導電型の不純物よりもさらに斜めから注
入されるので、第３のＭＯＳトランジスタのソース及び
ドレイン領域を構成する第１導電型の不純物のチャネル
方向には第２導電型の不純物が広く存在し易くなり、パ
ンチスルーの発生しにくい信頼性の高い不揮発性半導体
記憶装置を容易に製造することができるという効果があ
る。
【図１】 この発明の第１実施例による不揮発性半導体
記憶装置の製造の一工程を示す半導体基板の断面図であ
る。
記憶装置の製造の一工程を示す半導体基板の断面図であ
る。
【図２】 この発明の第１実施例による不揮発性半導体
記憶装置の製造の一工程を示す半導体基板の断面図であ
る。
記憶装置の製造の一工程を示す半導体基板の断面図であ
る。
【図３】 この発明の第１実施例による不揮発性半導体
記憶装置の製造の一工程を示す半導体基板の断面図であ
る。
記憶装置の製造の一工程を示す半導体基板の断面図であ
る。
【図４】 この発明の第１実施例による不揮発性半導体
記憶装置の製造の一工程を示す半導体基板の断面図であ
る。
記憶装置の製造の一工程を示す半導体基板の断面図であ
る。
【図５】 図４のソース・ドレインの一部を拡大した断
面図である。
面図である。
【図６】 この発明の第１実施例による他の不揮発性半
導体記憶装置の製造の一工程を示す半導体基板の断面図
である。
導体記憶装置の製造の一工程を示す半導体基板の断面図
である。
【図７】 パンチスルーを説明するための従来のＰチャ
ネルＭＯＳトランジスタの断面図である。
ネルＭＯＳトランジスタの断面図である。
【図８】 この発明の第２実施例による不揮発性半導体
記憶装置の製造方法によって形成されたＰチャネルＭＯ
Ｓトランジスタの構成を示す断面図である。
記憶装置の製造方法によって形成されたＰチャネルＭＯ
Ｓトランジスタの構成を示す断面図である。
【図９】 図７のＸ−Ｘ線に沿ったＰチャネルＭＯＳト
ランジスタの表面からの深さ方向の不純物濃度を示すグ
ラフである。
ランジスタの表面からの深さ方向の不純物濃度を示すグ
ラフである。
【図１０】 図７のＹ−Ｙ線及び図８のＺ−Ｚ線に沿っ
たＰチャネルＭＯＳトランジスタの表面から深さ方向の
不純物濃度を示すグラフである。
たＰチャネルＭＯＳトランジスタの表面から深さ方向の
不純物濃度を示すグラフである。
【図１１】 この発明の第２実施例によるフラッシュメ
モリのＰチャネルＭＯＳトランジスタのＰ＋領域の基板
表面から深さ方向の不純物濃度の特性を示すグラフであ
る。
モリのＰチャネルＭＯＳトランジスタのＰ＋領域の基板
表面から深さ方向の不純物濃度の特性を示すグラフであ
る。
【図１２】 この発明の第３実施例によるＰチャネルＭ
ＯＳトランジスタのソース・ドレインの製造の一工程を
示すＰチャネルＭＯＳトランジスタの断面図である。
ＯＳトランジスタのソース・ドレインの製造の一工程を
示すＰチャネルＭＯＳトランジスタの断面図である。
【図１３】 従来の不揮発性半導体記憶装置の製造の一
工程を示す半導体基板の断面図である。
工程を示す半導体基板の断面図である。
【図１４】 従来の不揮発性半導体記憶装置の製造の一
工程を示す半導体基板の断面図である。
工程を示す半導体基板の断面図である。
【図１５】 従来の不揮発性半導体記憶装置の構成の一
部を示す平面図である。
部を示す平面図である。
【図１６】 従来の不揮発性半導体記憶装置の製造の一
工程を説明するための断面図である。
工程を説明するための断面図である。
【図１７】 従来の不揮発性半導体記憶装置の製造の一
工程を示す半導体基板の断面図である。
工程を示す半導体基板の断面図である。
【図１８】 従来の不揮発性半導体記憶装置の製造の一
工程を示す半導体基板の断面図である。
工程を示す半導体基板の断面図である。
【図１９】 従来の不揮発性半導体記憶装置の製造の一
工程を示す半導体基板の断面図である。
工程を示す半導体基板の断面図である。
【図２０】 従来の不揮発性半導体記憶装置の製造の一
工程を示す半導体基板の断面図である。
工程を示す半導体基板の断面図である。
【図２１】 従来の不揮発性半導体記憶装置の製造の一
工程を示す半導体基板の断面図である。
工程を示す半導体基板の断面図である。
【図２２】 従来の不揮発性半導体記憶装置の製造の一
工程を示す半導体基板の断面図である。
工程を示す半導体基板の断面図である。
【図２３】 従来の不揮発性半導体記憶装置の製造の一
工程を示す半導体基板の断面図である。
工程を示す半導体基板の断面図である。
１ 半導体基板、２ Ｐウエル、３ Ｎウエル、４ ト
ンネル酸化膜、５ フローティングゲート、６ ＯＮＯ
膜、７ ゲート酸化膜、８ コントロールゲート、９
ゲート、２６ サイドウォール、３０，３１，３２ Ｎ
-領域、３３，３７ レジスト、３４ Ｐ-領域、３８
Ｎ+領域、３９ Ｐ+領域。
ンネル酸化膜、５ フローティングゲート、６ ＯＮＯ
膜、７ ゲート酸化膜、８ コントロールゲート、９
ゲート、２６ サイドウォール、３０，３１，３２ Ｎ
-領域、３３，３７ レジスト、３４ Ｐ-領域、３８
Ｎ+領域、３９ Ｐ+領域。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭57−155771（ＪＰ，Ａ)
特開 平１−259566（ＪＰ，Ａ)
特開 平４−259253（ＪＰ，Ａ)
特開 平５−145030（ＪＰ，Ａ)
特開 平４−212465（ＪＰ，Ａ)
特開 昭63−293979（ＪＰ，Ａ)
特開 平４−3983（ＪＰ，Ａ)
特開 平４−263468（ＪＰ，Ａ)
特開 平２−230743（ＪＰ，Ａ)
特開 昭60−35560（ＪＰ，Ａ)
特開 平６−61438（ＪＰ，Ａ)
特開 平５−299594（ＪＰ，Ａ)
特開 平５−315561（ＪＰ，Ａ)
特開 昭63−128660（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 27/115
H01L 29/788
H01L 29/792
H01L 29/78
H01L 21/336
Claims (3)
- 【請求項１】 一つの基板上に形成されたフローティン
グゲートを持つ第１のＭＯＳトランジスタとフローティ
ングゲートを持たない第１導電型の第２のＭＯＳトラン
ジスタとフローティングゲートを持たない第２導電型の
第３のＭＯＳトランジスタとを備える不揮発性半導体記
憶装置の製造方法において、 前記基板内の、前記第１のＭＯＳトランジスタのソース
及びドレインが形成されるべき領域を含む半導体領域上
にフローティングゲートを形成する工程と、 前記フローティングゲートをマスクとして、前記第２の
ＭＯＳトランジスタのソース領域及びドレイン領域を形
成するために第１導電型の不純物を注入する第１の注入
工程と、前記第３のＭＯＳトランジスタの前記ソース領域及びド
レイン領域には、前記第１の注入工程において、前記第
１導電型の不純物が注入され、 前記第１の注入工程で前記第３のＭＯＳトランジスタの
ソース及びドレイン領域に注入された第１導電型の不純
物を補償して、前記第３のＭＯＳトランジスタの前記ソ
ース及びドレインを形成するために第２導電型の不純物
を注入する第２の注入工程と、 を備え、 前記第１の注入工程において前記第３のＭＯＳトランジ
スタの前記ソース及びドレイン領域に注入された前記第
１導電型の不純物と、前記第２の注入工程において前記
第３のＭＯＳトランジスタの前記ソース及びドレイン領
域に注入された前記第２導電型の不純物を比較すると、 前記第１導電型の不純物は前記第２導電型の不純物より
も前記基板内の深い領域まで広く存在し、前記第２導電
型の不純物は前記第１導電型の不純物よりもチャネル方
向に広く存在するように、前記第１導電型及び前記第２
導電型の不純物を注入すること特徴とする、 不揮発性半導体記憶装置の製造方法。 - 【請求項２】 前記第２の注入工程において注入される
前記第２導電型の不純物の注入エネルギーを、前記第１
の注入工程において注入される前記第１導電型の不純物
の注入エネルギーよりも注入深さが浅くなるようにする
とともに、前 記第２の注入工程において注入される前記
第２導電型の不純物のドーズ量を、前記第１の注入工程
において注入される前記第１導電型の不純物のドーズ量
より多くすることを特徴とする、請求項１記載の不揮発
性半導体記憶装置の製造方法。 - 【請求項３】 前記第２の注入工程において注入される
前記第２導電型の不純物が、前記第１の注入工程におい
て注入される前記第１導電型の不純物よりもさらに斜め
から注入されることを特徴とする、請求項２記載の不揮
発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24142194A JP3426039B2 (ja) | 1994-10-05 | 1994-10-05 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24142194A JP3426039B2 (ja) | 1994-10-05 | 1994-10-05 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08107156A JPH08107156A (ja) | 1996-04-23 |
| JP3426039B2 true JP3426039B2 (ja) | 2003-07-14 |
Family
ID=17074051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24142194A Expired - Fee Related JP3426039B2 (ja) | 1994-10-05 | 1994-10-05 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3426039B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3008854B2 (ja) * | 1996-07-12 | 2000-02-14 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
| TW417256B (en) * | 1997-01-31 | 2001-01-01 | Seiko Epson Corp | Semiconductor MOS device and its manufacturing method |
| US6829166B2 (en) | 2002-09-13 | 2004-12-07 | Ememory Technology Inc. | Method for controlling a non-volatile dynamic random access memory |
| EP1437742A1 (en) * | 2003-01-09 | 2004-07-14 | eMemory Technology Inc. | Method for controlling a non-volatile dynamic random access memory |
| KR100624912B1 (ko) * | 2005-03-22 | 2006-09-19 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| CN108054168B (zh) * | 2017-11-14 | 2020-06-26 | 上海华力微电子有限公司 | 闪存单元结构及其制造方法 |
-
1994
- 1994-10-05 JP JP24142194A patent/JP3426039B2/ja not_active Expired - Fee Related
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|---|---|
| JPH08107156A (ja) | 1996-04-23 |
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