JPS6224662A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6224662A JPS6224662A JP60163194A JP16319485A JPS6224662A JP S6224662 A JPS6224662 A JP S6224662A JP 60163194 A JP60163194 A JP 60163194A JP 16319485 A JP16319485 A JP 16319485A JP S6224662 A JPS6224662 A JP S6224662A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明半導体装置の製造方法を以下の項目に従って詳細
に説明する。
に説明する。
Ａ、産業上の利用分野
Ｂ１発明の概要
Ｃ０従来技術［第２図］
Ｂ９発明が解決しようとする問題点
Ｅ０問題点を解決するための手段
Ｆ、実施例［第１図］
ａ、製造方法［第１図］
５０作用
Ｇ６発明の効果
（Ａ、産業上の利用分野）
本発明は新規な半導体装置の製造方法、特に、Ｎチャン
ネルＭＯＳ）ランジスタとＰチャンネルＭＯＳ）ランジ
スタとを有する半導体装置の製造方法に関するものであ
る。
ネルＭＯＳ）ランジスタとＰチャンネルＭＯＳ）ランジ
スタとを有する半導体装置の製造方法に関するものであ
る。
（Ｂ、発明の概要）
本発明半導体装置の製造方法は、ＮチャンネルＭＯＳ）
ランジスタとＰチャンネルＭＯＳ）ランジスタとを有す
る半導体装置の製造方法において、フォトリングラフイ
エ程の数を少なくし、更には一方のＭＯＳ）ランジスタ
のゲート電極の導電率、仕ＩＧ関数がそのソース領域、
ドレイン領域形成のための不純物添加工程により変化す
ることを防止するために、ゲート電極形成用半導体層の
形成後においてＰチャンネルＭＯＳトランジスタ形成領
域とＮチャンネルＭＯＳ）ランジスタ形成領域とのうち
の一方の領域である第１の領域を全面的に被覆し他方の
領域である第２の領域をゲート電極を形成すべき部分の
み被覆するマスク層を形成し、該マスク層をマスクとし
て半導体層をエツチングすることによりゲート電極を形
成し、該ゲート電極をマスクとする不純物ドーピングに
よりソース領域、ドレイン領域を形成し、その後、第２
の領域を全面的に被覆し第１の領域をゲート電極を形成
すべき部分のみ被覆するマスク層を形成し、該マスク層
をマスクとして半導体層をエツチングすることによりゲ
ート電極を形成し、しかる後、該ゲート電極をマスクと
して不純物ドーピングすることによりソース領域、ドレ
イン領域を形成するものである。従って、ゲート電極形
成用半導体層の形成後においては僅か２回のフォトリン
グラフィ工程でＰチャンネルＭＯＳ）ランジスタとＮチ
ャンネルＭＯＳ）ランジスタのゲート電極、ソース領域
、ドレイン領域を形成することができる。そして、ソー
ス領域及びドレイン領域を形成するための２回の不純物
ドーピング工程のいずれにおいてもゲート電極が第１あ
るいは第２のマスク層によりマスクされているので、不
純物ドーピング工程においてその不純物が半導体層から
なるゲート電極にドープされてゲート電極の導電率、仕
事関数が変化することを防止することができる。
ランジスタとＰチャンネルＭＯＳ）ランジスタとを有す
る半導体装置の製造方法において、フォトリングラフイ
エ程の数を少なくし、更には一方のＭＯＳ）ランジスタ
のゲート電極の導電率、仕ＩＧ関数がそのソース領域、
ドレイン領域形成のための不純物添加工程により変化す
ることを防止するために、ゲート電極形成用半導体層の
形成後においてＰチャンネルＭＯＳトランジスタ形成領
域とＮチャンネルＭＯＳ）ランジスタ形成領域とのうち
の一方の領域である第１の領域を全面的に被覆し他方の
領域である第２の領域をゲート電極を形成すべき部分の
み被覆するマスク層を形成し、該マスク層をマスクとし
て半導体層をエツチングすることによりゲート電極を形
成し、該ゲート電極をマスクとする不純物ドーピングに
よりソース領域、ドレイン領域を形成し、その後、第２
の領域を全面的に被覆し第１の領域をゲート電極を形成
すべき部分のみ被覆するマスク層を形成し、該マスク層
をマスクとして半導体層をエツチングすることによりゲ
ート電極を形成し、しかる後、該ゲート電極をマスクと
して不純物ドーピングすることによりソース領域、ドレ
イン領域を形成するものである。従って、ゲート電極形
成用半導体層の形成後においては僅か２回のフォトリン
グラフィ工程でＰチャンネルＭＯＳ）ランジスタとＮチ
ャンネルＭＯＳ）ランジスタのゲート電極、ソース領域
、ドレイン領域を形成することができる。そして、ソー
ス領域及びドレイン領域を形成するための２回の不純物
ドーピング工程のいずれにおいてもゲート電極が第１あ
るいは第２のマスク層によりマスクされているので、不
純物ドーピング工程においてその不純物が半導体層から
なるゲート電極にドープされてゲート電極の導電率、仕
事関数が変化することを防止することができる。
（Ｃ，従来技術）［第２図］
例えば、コンプリメンタリＭＯ５ＩＣ等ＰチャンネルＭ
ＯＳ）ランジスタとＮチャンネルＭＯＳトランジスタと
を有するシリコンゲート型のＭＯ８単遮葎奨署ｌ±、−
鯵に填２図（Ａ）乃至（Ｆ）に示すような方法で製造さ
れる。以下にこの製造方法について説明する。
ＯＳ）ランジスタとＮチャンネルＭＯＳトランジスタと
を有するシリコンゲート型のＭＯ８単遮葎奨署ｌ±、−
鯵に填２図（Ａ）乃至（Ｆ）に示すような方法で製造さ
れる。以下にこの製造方法について説明する。
（Ａ）Ｎ型半導体基板ａの表面部に選択的にＰ型のウェ
ル領域すを形成し、半導体基板８表面の選択的加熱酸化
によりフィールド絶縁膜Ｃを形成し、半導体基板ａ及び
ウェル領域すの素子形成領域表面上にゲート絶縁膜ｄを
形成し、その後、ゲート電極形成用のＮ型不純物がドー
ピングされた多結晶シリコン層ｅを基板１表面上にＣＶ
Ｄにより全面的に形成する。その後、フォトリングラフ
ィにより多結晶シリコン層ｅのゲート電極を形成すべき
部分上にレジスト膜ｆ、ｆを形成する。
ル領域すを形成し、半導体基板８表面の選択的加熱酸化
によりフィールド絶縁膜Ｃを形成し、半導体基板ａ及び
ウェル領域すの素子形成領域表面上にゲート絶縁膜ｄを
形成し、その後、ゲート電極形成用のＮ型不純物がドー
ピングされた多結晶シリコン層ｅを基板１表面上にＣＶ
Ｄにより全面的に形成する。その後、フォトリングラフ
ィにより多結晶シリコン層ｅのゲート電極を形成すべき
部分上にレジスト膜ｆ、ｆを形成する。
第２図（Ａ）はレジスト膜ｆ、ｆ形成後の状態を示す。
（Ｂ）次いで、上記レジスト膜ｆ、ｆをマスクとして多
結晶シリコン層ｄをエツチングすることによりゲート電
極ｇ及びｈを形成する。尚、ｇはＮチャンネルＭＯＳト
ランジスタのゲート電極、ｈはＰチャンネルＭＯ１ラン
ジスタのゲート電極である。第２図（Ｂ）はゲート電極
ｇ及びｈを形成した後の状態を示す。
結晶シリコン層ｄをエツチングすることによりゲート電
極ｇ及びｈを形成する。尚、ｇはＮチャンネルＭＯＳト
ランジスタのゲート電極、ｈはＰチャンネルＭＯ１ラン
ジスタのゲート電極である。第２図（Ｂ）はゲート電極
ｇ及びｈを形成した後の状態を示す。
（Ｃ）次いで、上記レジスト膜ｆ、ｆを除去した後、フ
ォトリソグラフィにより半導体基板ａのウェル領域すが
形成されていない部分上にレジスト膜ｉを形成する。第
２図（Ｃ）はレジスト膜ｉ形成後の状態を示す。
ォトリソグラフィにより半導体基板ａのウェル領域すが
形成されていない部分上にレジスト膜ｉを形成する。第
２図（Ｃ）はレジスト膜ｉ形成後の状態を示す。
（Ｄ）第２図（Ｃ）に示した状態で１ナー例えば、リン
Ｐをイオン打込みすることによりウェル領域すの表面部
にゲート電極ｇをマスクとしたセルフアライメントによ
りソース領域ｊ、ドレイン領域ｋを形成する。第２図（
Ｄ）はソース領域ｊ、ドレイン領域に形成後の状態を示
す。
Ｐをイオン打込みすることによりウェル領域すの表面部
にゲート電極ｇをマスクとしたセルフアライメントによ
りソース領域ｊ、ドレイン領域ｋを形成する。第２図（
Ｄ）はソース領域ｊ、ドレイン領域に形成後の状態を示
す。
（Ｅ）次に、レジスト膜ｉを除去し、その後フォトリン
グラフィによりウェル領域す上にレジスト膜ｔを形成す
る。第２図（Ｅ）はレジスト膜を形成後の状態を示す。
グラフィによりウェル領域す上にレジスト膜ｔを形成す
る。第２図（Ｅ）はレジスト膜を形成後の状態を示す。
（Ｆ）その後、第２図（Ｅ）に示した状態でアクセプタ
、例えば、ホウ素Ｂをイオン打込みすることにより半導
体基板ａの表面部にゲート電極りをマスクとしたセルフ
アライメントによるソース領域ｍ、トレイン領域ｎを形
成する。第２図（Ｆ）はソース領域ｍ、ドレイン領域ｎ
形成後の状ｆＢを示す。
、例えば、ホウ素Ｂをイオン打込みすることにより半導
体基板ａの表面部にゲート電極りをマスクとしたセルフ
アライメントによるソース領域ｍ、トレイン領域ｎを形
成する。第２図（Ｆ）はソース領域ｍ、ドレイン領域ｎ
形成後の状ｆＢを示す。
このように、従来はＰチャンネルＭＯＳトランジスタの
ゲート電極とＮチャンネルＭＯＳトランジスタのゲート
電極とを同時に形成し、この二種のＭＯＳトランジスタ
の一方が形成された部分をレジスト膜でマスクして他方
のＭＯＳ）ランジスタのソース領域及びドレイン領域を
セルフアライメントにより形成し、その後、同様にして
一方のＭＯＳトランジスタのソース領域及びドレイン領
域を形成するものである。
ゲート電極とＮチャンネルＭＯＳトランジスタのゲート
電極とを同時に形成し、この二種のＭＯＳトランジスタ
の一方が形成された部分をレジスト膜でマスクして他方
のＭＯＳ）ランジスタのソース領域及びドレイン領域を
セルフアライメントにより形成し、その後、同様にして
一方のＭＯＳトランジスタのソース領域及びドレイン領
域を形成するものである。
（Ｄ、発明が解決しようとする問題点）ところで、上述
した半導体装置の製造方法によればＰチャンネルＭＯＳ
トランジスタとＮチャンネルＭＯＳトランジスタのゲー
ト電極、ソース領域、ドレイン領域を形成するために３
回ものフォトリングラフィを必要とする。というのは、
１回のフォトリソグラフィは前処理、熱処理、レジスト
膜のコーティング、マスク合わせ、露光、現像、熱処理
等の複数の工程からなり、非常に時間と手間がかかる。
した半導体装置の製造方法によればＰチャンネルＭＯＳ
トランジスタとＮチャンネルＭＯＳトランジスタのゲー
ト電極、ソース領域、ドレイン領域を形成するために３
回ものフォトリングラフィを必要とする。というのは、
１回のフォトリソグラフィは前処理、熱処理、レジスト
膜のコーティング、マスク合わせ、露光、現像、熱処理
等の複数の工程からなり、非常に時間と手間がかかる。
しかも、フォトリングラフィを終えると必ずレジスト膜
を除去する工程も必要となるので、フォトリングラフィ
の回数は可能な限り少なくすることがコスト的に好まし
い。しかるに、そのようなフォトリングラフィを上述の
とおりゲート電極、ソース領域、ドレイン領域を形成す
るために３回も繰返さなければならないのでＣＭＯＳＩ
Ｃ等のコスト増を招く。これが上述した従来の半導体装
置の製造方法の第１の問題点であった。
を除去する工程も必要となるので、フォトリングラフィ
の回数は可能な限り少なくすることがコスト的に好まし
い。しかるに、そのようなフォトリングラフィを上述の
とおりゲート電極、ソース領域、ドレイン領域を形成す
るために３回も繰返さなければならないのでＣＭＯＳＩ
Ｃ等のコスト増を招く。これが上述した従来の半導体装
置の製造方法の第１の問題点であった。
また、その半導体装置の製造方法にはＰチャンネルＭＯ
Ｓトランジスタのソース領域、ドレイン領域を形成する
際に多結晶シリコン層からなるゲート電極りにアクセプ
タ例えばホウ素Ｂが添加され、その結果、ゲート電極り
の導電率が低くなったり、仕事関数の変動によりＰチャ
ンネルＭＯＳトランジスタの重要な特性であるしきい値
電圧等が変化したりするという問題点があった。この点
についてより具体的に説明すると、ゲート電極形成用の
多結晶シリコン層は、一般に導電性を得るために、予め
リンＰをドープすることによりＮ中型化される。導電性
不純物としてリンＰを選び、Ｐ中型化ではなくＮ中型化
をするのは仕事関数の点からである。そして、Ｎチャン
ネルＭＯＳトランジスタのソース領域、ドレイン領域を
形成する際そのゲート電極ｇにＮ型不純物がドープされ
るが１元来そのゲート電極ｇはＮ型多結晶シリコン層ｅ
を選択的にエツチングすることにより形成されたもので
あり、それに更にＮ型の不純物が添加されても特に問題
はない。しかし、ＰチャンネルＭＯＳトランジスタのソ
ース領域、ドレイン領域を形成する際にゲート電極りに
Ｐ型不純物がドープされることが看過できない問題をも
たらす。というのは、多結晶シリコン層からなりＮ型不
純物が添加されて導体化されているゲート電極りにＰ型
不純物がドープされると導電率が低くなり、ゲート電極
が高抵抗化する。そして、それにとどまらず仕事関数の
変動をもたらし、延いてはしきい値電圧等の特性が変化
する惧れがある。これが従来の半導体装置の製造方法の
第２の問題点である。
Ｓトランジスタのソース領域、ドレイン領域を形成する
際に多結晶シリコン層からなるゲート電極りにアクセプ
タ例えばホウ素Ｂが添加され、その結果、ゲート電極り
の導電率が低くなったり、仕事関数の変動によりＰチャ
ンネルＭＯＳトランジスタの重要な特性であるしきい値
電圧等が変化したりするという問題点があった。この点
についてより具体的に説明すると、ゲート電極形成用の
多結晶シリコン層は、一般に導電性を得るために、予め
リンＰをドープすることによりＮ中型化される。導電性
不純物としてリンＰを選び、Ｐ中型化ではなくＮ中型化
をするのは仕事関数の点からである。そして、Ｎチャン
ネルＭＯＳトランジスタのソース領域、ドレイン領域を
形成する際そのゲート電極ｇにＮ型不純物がドープされ
るが１元来そのゲート電極ｇはＮ型多結晶シリコン層ｅ
を選択的にエツチングすることにより形成されたもので
あり、それに更にＮ型の不純物が添加されても特に問題
はない。しかし、ＰチャンネルＭＯＳトランジスタのソ
ース領域、ドレイン領域を形成する際にゲート電極りに
Ｐ型不純物がドープされることが看過できない問題をも
たらす。というのは、多結晶シリコン層からなりＮ型不
純物が添加されて導体化されているゲート電極りにＰ型
不純物がドープされると導電率が低くなり、ゲート電極
が高抵抗化する。そして、それにとどまらず仕事関数の
変動をもたらし、延いてはしきい値電圧等の特性が変化
する惧れがある。これが従来の半導体装置の製造方法の
第２の問題点である。
本発明は上述した各問題点を解決すべく為されたもので
ある。
ある。
（Ｅ、問題点を解決するための手段）
本発明半導体装置の製造方法は、上記問題点を解決する
ため、ゲート電極形成用半導体層の形成後においてＰチ
ャンネルＭＯ５）ランジスタ形成領域とＮチャンネルＭ
ＯＳトランジスタ形成領域とのうちの一方の領域である
第１の領域を全面的に被覆し他方の領域である第２の領
域をゲート電極を形成すべき部分のみ被覆するマスク層
を形成し、該マスク層をマスクとして半導体層をエツチ
ングすることによりゲート電極を形成し、該ゲート電極
をマスクとする不純物ドーピングによりソース領域、ド
レイン領域を形成し、その後、第２の領域を全面的に被
覆し第１の領域をゲート電極を形成すべき部分のみ被覆
するマスク層を形成し５．該マスク層をマスクとして半
導体層をエツチングすることによりゲート電極を形成し
、しかる後、該ゲート電極をマスクとして不純物ドーピ
ングすることによりソース領域、ドレイン領域を形成す
るものである。
ため、ゲート電極形成用半導体層の形成後においてＰチ
ャンネルＭＯ５）ランジスタ形成領域とＮチャンネルＭ
ＯＳトランジスタ形成領域とのうちの一方の領域である
第１の領域を全面的に被覆し他方の領域である第２の領
域をゲート電極を形成すべき部分のみ被覆するマスク層
を形成し、該マスク層をマスクとして半導体層をエツチ
ングすることによりゲート電極を形成し、該ゲート電極
をマスクとする不純物ドーピングによりソース領域、ド
レイン領域を形成し、その後、第２の領域を全面的に被
覆し第１の領域をゲート電極を形成すべき部分のみ被覆
するマスク層を形成し５．該マスク層をマスクとして半
導体層をエツチングすることによりゲート電極を形成し
、しかる後、該ゲート電極をマスクとして不純物ドーピ
ングすることによりソース領域、ドレイン領域を形成す
るものである。
従って、本発明半導体装置の製造方法によれば、ゲート
電極形成用半導体層を形成した後においては僅か２回の
フォトリングラフィ工程でＰチャンネルＭＯＳトランジ
スタとＮチャンネルＭＯＳトランジスタのゲート電極、
ソース領域、ドレイン領域を形成することができる。そ
して、ソース領域及びドレイン領域を形成するための２
回の不純物ドーピング工程のいずれにおいてもマスクさ
れているので、不純物ドーピング工程においてその不純
物が半導体層からなるゲート電極にドープされてゲート
電極の導電率、仕事関数が変化することを防止すること
ができる。
電極形成用半導体層を形成した後においては僅か２回の
フォトリングラフィ工程でＰチャンネルＭＯＳトランジ
スタとＮチャンネルＭＯＳトランジスタのゲート電極、
ソース領域、ドレイン領域を形成することができる。そ
して、ソース領域及びドレイン領域を形成するための２
回の不純物ドーピング工程のいずれにおいてもマスクさ
れているので、不純物ドーピング工程においてその不純
物が半導体層からなるゲート電極にドープされてゲート
電極の導電率、仕事関数が変化することを防止すること
ができる。
（Ｆ、実施例）［第１図］
以下に、本発明半導体装置の製造方法を添附図面に示し
た実施例に従って詳細に説明する。。
た実施例に従って詳細に説明する。。
（ａ、製造方法）〔第１図１
第１図（Ａ）乃至（Ｆ）は本発明半導体装置の製造方法
の実施の一例を示すものである。
の実施の一例を示すものである。
（Ａ）Ｎ型半導体基板１０表面部に選択的にＰ型ウェル
領域２を形成し、半導体基板ｌの表面部に選択的にフィ
ールド絶縁膜３を形成し、ウェル領域２と半導体基板ｌ
のウェル領域２が形成されていない領域とのＭＯＳトラ
ンジスタ形成部表面上にゲート絶縁膜４を形成し、その
後、ＣＶＤによりＮ中型の多結晶シリコン層５を形成す
る。しかる後、ＮチャンネルＭＯＳトランジスタのゲー
ト電極を形成するためのマスクとなるレジスト膜６をフ
ォトリングラフィにより形成する。そのレジスト膜６は
ＰチャンネルＭＯＳトランジスタが形成される領域、即
ち、半導体基板ｌのウェル領域２が形成されていない領
域上を全面的にマスクし、ＮチャンネルＭＯＳトランジ
スタが形成されるウェル領域２上についてはゲート電極
が形成される部分のみマスクするように選択的に形成さ
れる。第１図（Ａ）はレジスト膜（第１のマスク層）６
形成後の状態を示す。
領域２を形成し、半導体基板ｌの表面部に選択的にフィ
ールド絶縁膜３を形成し、ウェル領域２と半導体基板ｌ
のウェル領域２が形成されていない領域とのＭＯＳトラ
ンジスタ形成部表面上にゲート絶縁膜４を形成し、その
後、ＣＶＤによりＮ中型の多結晶シリコン層５を形成す
る。しかる後、ＮチャンネルＭＯＳトランジスタのゲー
ト電極を形成するためのマスクとなるレジスト膜６をフ
ォトリングラフィにより形成する。そのレジスト膜６は
ＰチャンネルＭＯＳトランジスタが形成される領域、即
ち、半導体基板ｌのウェル領域２が形成されていない領
域上を全面的にマスクし、ＮチャンネルＭＯＳトランジ
スタが形成されるウェル領域２上についてはゲート電極
が形成される部分のみマスクするように選択的に形成さ
れる。第１図（Ａ）はレジスト膜（第１のマスク層）６
形成後の状態を示す。
（Ｂ）第１図（Ｂ）に示すようにレジスト膜６をマスク
として多結晶シリコン層５をエツチングすることにより
ＮチャンネルＭＯＳトランジスタのゲート′ＩＯ：極７
を形成する。
として多結晶シリコン層５をエツチングすることにより
ＮチャンネルＭＯＳトランジスタのゲート′ＩＯ：極７
を形成する。
（Ｃ）Ｎ型不純物のイオン打込みにより第１図（Ｃ）に
示すようにＮチャンネルＭＯＳトランジスタのソース領
域８及びドレイン領域９をウェル領域２の表面部に形成
する。その不純物のイオン打込みの際レジストＩ模６が
マスクとなり、ゲート電極７形成用のレジスト膜６、ゲ
ート電極７をマスクとしてソース領域８．ドレイン領域
９が形成されるので、セルフアライメントによりゲート
電極８、ドレイン領域９が形成されることになる。
示すようにＮチャンネルＭＯＳトランジスタのソース領
域８及びドレイン領域９をウェル領域２の表面部に形成
する。その不純物のイオン打込みの際レジストＩ模６が
マスクとなり、ゲート電極７形成用のレジスト膜６、ゲ
ート電極７をマスクとしてソース領域８．ドレイン領域
９が形成されるので、セルフアライメントによりゲート
電極８、ドレイン領域９が形成されることになる。
（Ｄ）第１のマスク層たるレジスト膜６を除去し、その
後、ＰチャンネルＭＯ５）ランジスタのゲート電極を形
成するためのマスクとするレジストＩＩ＋；！１０をフ
ォトリングラフィにより形成する。
後、ＰチャンネルＭＯ５）ランジスタのゲート電極を形
成するためのマスクとするレジストＩＩ＋；！１０をフ
ォトリングラフィにより形成する。
そのレジスト膜１０はＮチャンネルＭＯＳトランジスタ
が形成される領域、即ち、ウェル領域２上を全面的にマ
スクし、ＰチャンネルＭＯＳトランジスタが形成される
ところの半導体基板１のウェル領域２が形成されていな
い領域上についてはゲート電極が形成される部分のみマ
スクするように選択的に形成される。第１図（Ｄ）はレ
ジスト膜（第２のマスク層）１０形成後の状態を示す。
が形成される領域、即ち、ウェル領域２上を全面的にマ
スクし、ＰチャンネルＭＯＳトランジスタが形成される
ところの半導体基板１のウェル領域２が形成されていな
い領域上についてはゲート電極が形成される部分のみマ
スクするように選択的に形成される。第１図（Ｄ）はレ
ジスト膜（第２のマスク層）１０形成後の状態を示す。
（Ｅ）第１図（Ｄ）に示す状態でレジスト膜ｌＯをマス
クとして多結晶シリコン層５をエツチングすることによ
り同図（Ｅ）に示すようにＰチャンネルＭＯＳトランジ
スタのゲート電極１１を形成する。
クとして多結晶シリコン層５をエツチングすることによ
り同図（Ｅ）に示すようにＰチャンネルＭＯＳトランジ
スタのゲート電極１１を形成する。
ＣＦ）その後、Ｐ型不純物のイオン打込みによりセルフ
アライメントでＰチャンネルＭＯＳ）ランジスタのソー
ス領域１２、ドレイン領域１３を形成する。第１図（Ｆ
）はソース領域１２、ドレイン領域１３形成後の状態を
示す。
アライメントでＰチャンネルＭＯＳ）ランジスタのソー
ス領域１２、ドレイン領域１３を形成する。第１図（Ｆ
）はソース領域１２、ドレイン領域１３形成後の状態を
示す。
（ｂ、作用）
に記した半導体装置の製造方法によれば、Ｎチャンネル
ＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタ
のゲート電極、ソース領域、ドレイン領域を形成するた
めに必要なフォトリングラフィは２回［第１図（Ａ）、
（Ｄ）に示す工程］で済み、従来の第２図に示した半導
体装置の製造方法よりもフォトリングラフィの回数を１
回試らすことができる。従って、その分製造に要する時
間、手間を少なくシ、製造コストを低減することができ
る。
ＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタ
のゲート電極、ソース領域、ドレイン領域を形成するた
めに必要なフォトリングラフィは２回［第１図（Ａ）、
（Ｄ）に示す工程］で済み、従来の第２図に示した半導
体装置の製造方法よりもフォトリングラフィの回数を１
回試らすことができる。従って、その分製造に要する時
間、手間を少なくシ、製造コストを低減することができ
る。
そして、ゲート電極７をマスクとするセルフアライメン
トによりソース領域８、ドレイン領域９を形成する際も
、ゲート電極１１をマスクするセルフアライメントによ
りソース領域１２、ドレイン領域１３を形成する際もそ
のゲート電極７．１１がレジスト膜６．１０でマスクさ
れているので、不純物がゲート電極７．１１にドープさ
れることを防止することができる。従って、ゲート電極
７．１１の導電率、仕事関数はゲート電極７．１１の形
成用の多結晶シリコン層の形成時に決定され、その後の
セルフアライメントによるソース領域、ドレイン領域の
形成時に変化することはない。
トによりソース領域８、ドレイン領域９を形成する際も
、ゲート電極１１をマスクするセルフアライメントによ
りソース領域１２、ドレイン領域１３を形成する際もそ
のゲート電極７．１１がレジスト膜６．１０でマスクさ
れているので、不純物がゲート電極７．１１にドープさ
れることを防止することができる。従って、ゲート電極
７．１１の導電率、仕事関数はゲート電極７．１１の形
成用の多結晶シリコン層の形成時に決定され、その後の
セルフアライメントによるソース領域、ドレイン領域の
形成時に変化することはない。
尚、本発明半導体装置の製造方法は、Ｐ型半導体基板に
Ｎ型ウェル領域をイオン打込みしたタイプのＮチャンネ
ルＭＯＳトランジスタ及びＰチャンネルＭＯＳトランジ
スタを有するＭＯＳ半導体装置の製造方法にも適用する
ことができる。
Ｎ型ウェル領域をイオン打込みしたタイプのＮチャンネ
ルＭＯＳトランジスタ及びＰチャンネルＭＯＳトランジ
スタを有するＭＯＳ半導体装置の製造方法にも適用する
ことができる。
また、本発明はゲート電極をモリブデンシリサイド層等
で形成したＭＯ３型半導体装置の製造方法に適用するこ
とができるものであり、本発明半導体装置の製造方法に
おける半導体層には多結晶シリコン層に限らずシリコン
に例えばモリブデンその他の高融点金属を添加してなる
シリサイド層も包含されるものである。
で形成したＭＯ３型半導体装置の製造方法に適用するこ
とができるものであり、本発明半導体装置の製造方法に
おける半導体層には多結晶シリコン層に限らずシリコン
に例えばモリブデンその他の高融点金属を添加してなる
シリサイド層も包含されるものである。
（Ｇ、発明の効果）
以上に述べたところから明らかなように、本発明゛ト導
体装置の製造方法は、ＮチャンネルＭＯＳトランジスタ
とＰチャンネルＭＯＳ）ランジスタとを有する半導体装
置の製造方法において、第１導電をの半導体基板の表面
部に選択的に第２の導電型のウェル領域を形成する工程
と、上記半導体基板の表面トに絶縁ＩＩｑを介してゲー
ト電極形成用半導体層を形成する工程と、上記半導体基
板のウェル領域が形成されていない領域とウェル領域と
のうちの一方の領域である第１の領域を全面的に被范し
他方の領域である第２の領域をゲート電極を形成すべき
部分のみ被覆する第１のマスク層を形成する工程と、上
記第１のマスク層をマスクとして半導体層をエツチング
することにより上記第２の領域上にゲート電極を形成す
る工程と、上記第２の領域表面部に上記ゲート電極をマ
スクとしてその第２の領域の導電型と反対の導電型の不
純物を添加することによりソース領域及びドレイン領域
を形成する工程と、上記第２の領域を全面的に被覆し第
１の領域をゲート電極を形成すべき部分のみ被覆する第
２のマスク層を形成する工程と、上記第２のマスク層を
マスクとして半導体層をエツチングすることにより上記
第１の領域上にゲート電極を形成する工程と、上記第１
の領域表面部に上記ゲート電極をマスクとしてその第１
の領域の導電型と反対の導電型の不純物を添加すること
によりソース領域及びドレイン領域を形成する工程と、
からなることを特徴とする。
体装置の製造方法は、ＮチャンネルＭＯＳトランジスタ
とＰチャンネルＭＯＳ）ランジスタとを有する半導体装
置の製造方法において、第１導電をの半導体基板の表面
部に選択的に第２の導電型のウェル領域を形成する工程
と、上記半導体基板の表面トに絶縁ＩＩｑを介してゲー
ト電極形成用半導体層を形成する工程と、上記半導体基
板のウェル領域が形成されていない領域とウェル領域と
のうちの一方の領域である第１の領域を全面的に被范し
他方の領域である第２の領域をゲート電極を形成すべき
部分のみ被覆する第１のマスク層を形成する工程と、上
記第１のマスク層をマスクとして半導体層をエツチング
することにより上記第２の領域上にゲート電極を形成す
る工程と、上記第２の領域表面部に上記ゲート電極をマ
スクとしてその第２の領域の導電型と反対の導電型の不
純物を添加することによりソース領域及びドレイン領域
を形成する工程と、上記第２の領域を全面的に被覆し第
１の領域をゲート電極を形成すべき部分のみ被覆する第
２のマスク層を形成する工程と、上記第２のマスク層を
マスクとして半導体層をエツチングすることにより上記
第１の領域上にゲート電極を形成する工程と、上記第１
の領域表面部に上記ゲート電極をマスクとしてその第１
の領域の導電型と反対の導電型の不純物を添加すること
によりソース領域及びドレイン領域を形成する工程と、
からなることを特徴とする。
従って１本発明半導体装置の製造方法によれば、ゲート
電極形成用半導体層を形成した後においては僅か２回の
フォトリソグラフィ工程でＰチャンネルＭＯ５）ランジ
スタとＮチャンネルＭＯＳトランジスタのゲート電極、
ソース領域、ドレイン領域を形成することができる。そ
して、ソース領域及びドレイン領域を形成するための２
回の不純物ドーピング工程のいずれにおいても不純物ド
ーピングにおけるマスクとなるゲート電極が第１あるい
は第２のマスク層によりマスクされているので、不純物
ドーピング工程においてその不純物が半導体層からなる
ゲート電極にドープされてゲート電極の導電率、仕事関
数が変化することを防止することができる。
電極形成用半導体層を形成した後においては僅か２回の
フォトリソグラフィ工程でＰチャンネルＭＯ５）ランジ
スタとＮチャンネルＭＯＳトランジスタのゲート電極、
ソース領域、ドレイン領域を形成することができる。そ
して、ソース領域及びドレイン領域を形成するための２
回の不純物ドーピング工程のいずれにおいても不純物ド
ーピングにおけるマスクとなるゲート電極が第１あるい
は第２のマスク層によりマスクされているので、不純物
ドーピング工程においてその不純物が半導体層からなる
ゲート電極にドープされてゲート電極の導電率、仕事関
数が変化することを防止することができる。
第１図（Ａ）乃至（Ｆ）は本発明半導体装置の製造方法
の実施の一例を工程順に示す断面図、第２図（Ａ）乃至
（Ｆ）は従来例を工程順に示す断面図である。 符号の説明 １、半導体基板、 ２・・拳ウェル領域、４・ｅ・絶
縁膜、 ６・・拳第１のマスク層、７−・・ゲート電
極、 ８・・命ソース領域、９・−・ドレイン領域、 １０・・・第２のマスク層、 １１−−・ゲート電極、 １２・・・ソース領域、 １３・ｅ・ドレイン領域 （Ａ） ＣＣ） （Ｄ） 亥ｈｔ！、例★工ｎ順に 木ｔｆｒ面図 第１図 （Ｅ） ＣＦ＞ 実施例１工程Ｉ１１！！に 木す断面図 第１図 （Ｃ） （Ｄ） 従来例り工程層−； 木ｔ＠面図 （Ｅ） 従来例ｉ工程順に 示す断面図 第２図
の実施の一例を工程順に示す断面図、第２図（Ａ）乃至
（Ｆ）は従来例を工程順に示す断面図である。 符号の説明 １、半導体基板、 ２・・拳ウェル領域、４・ｅ・絶
縁膜、 ６・・拳第１のマスク層、７−・・ゲート電
極、 ８・・命ソース領域、９・−・ドレイン領域、 １０・・・第２のマスク層、 １１−−・ゲート電極、 １２・・・ソース領域、 １３・ｅ・ドレイン領域 （Ａ） ＣＣ） （Ｄ） 亥ｈｔ！、例★工ｎ順に 木ｔｆｒ面図 第１図 （Ｅ） ＣＦ＞ 実施例１工程Ｉ１１！！に 木す断面図 第１図 （Ｃ） （Ｄ） 従来例り工程層−； 木ｔ＠面図 （Ｅ） 従来例ｉ工程順に 示す断面図 第２図
Claims (1)
- （１）ＮチャンネルＭＯＳトランジスタとＰチャンネル
ＭＯＳトランジスタとを有する半導体装置の製造方法に
おいて、 第１導電型の半導体基板の表面部に選択的に第２導電型
のウェル領域を形成する工程と、 上記半導体基板の表面上に絶縁膜を介してゲート電極形
成用半導体層を形成する工程と、 上記半導体基板のウェル領域が形成されていない領域と
ウェル領域とのうちの一方の領域である第１の領域を全
面的に被覆し他方の領域である第２の領域をゲート電極
を形成すべき部分のみ被覆する第１のマスク層を形成す
る工程と、 上記第１のマスク層をマスクとして半導体層をエッチン
グすることにより上記第２の領域上にゲート電極を形成
する工程と、 上記第２の領域表面部に上記ゲート電極をマスクとして
その第２の領域の導電型と反対の導電型の不純物を添加
することによりソース領域及びドレイン領域を形成する
工程と、 上記第２の領域を全面的に被覆し第１の領域をゲート電
極を形成すべき部分のみ被覆する第２のマスク層を形成
する工程と、 上記第２のマスク層をマスクとして上記半導体層をエッ
チングすることにより上記第１の領域上にゲート電極を
形成する工程と、 上記第１の領域表面部に該領域上の上記ゲート電極をマ
スクとしてその第１の領域の導電型と反対の導電型の不
純物を添加することによりソース領域及びドレイン領域
を形成する工程と、 からなることを特徴とする半導体装置の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60163194A JPS6224662A (ja) | 1985-07-24 | 1985-07-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60163194A JPS6224662A (ja) | 1985-07-24 | 1985-07-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6224662A true JPS6224662A (ja) | 1987-02-02 |
Family
ID=15769057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60163194A Pending JPS6224662A (ja) | 1985-07-24 | 1985-07-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6224662A (ja) |
-
1985
- 1985-07-24 JP JP60163194A patent/JPS6224662A/ja active Pending
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