JPH0480538B2 - - Google Patents
Info
- Publication number
- JPH0480538B2 JPH0480538B2 JP58038484A JP3848483A JPH0480538B2 JP H0480538 B2 JPH0480538 B2 JP H0480538B2 JP 58038484 A JP58038484 A JP 58038484A JP 3848483 A JP3848483 A JP 3848483A JP H0480538 B2 JPH0480538 B2 JP H0480538B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- wiring
- metal wiring
- layer metal
- cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000002184 metal Substances 0.000 claims description 43
- 239000004065 semiconductor Substances 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 description 23
- 230000008569 process Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000003491 array Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 239000000047 product Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000011265 semifinished product Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、標準セル方式の半導体集積回路に係
り、特にセルの配置と配線の改良に関する。
り、特にセルの配置と配線の改良に関する。
近年の半導体集積回路（LSI）技術の進歩は目
覚しく、メモリやマイコンに代表される論理用
LSIは急激な大規模化をとげている。この結果、
各種電子機器システムのLSI化が進められ、電子
機器システムの高性能化、低価格化、軽量小型
化、高信頼性化をもたらしている。各種機器シス
テムのLSI化の要求は高まる一方であり、この要
求に応えるためにはメモリやマイコン等の汎用品
の大規模化だけでなく、各種機器システムに特有
の機能をもつ電子回路部のLSI化も同時に重要に
なつてきている。このような機器システムに特有
の電子回路部は当然のことながら汎用のLSIでは
実現が困難なもので、実現できたとしてもLSIの
利点を発揮しにくい。このため、機器システム産
業を発展させるためにシステムに専用な部分の
LSI化の要求は強く、これに応えるのも半導体企
業の重要な役割であつた。
覚しく、メモリやマイコンに代表される論理用
LSIは急激な大規模化をとげている。この結果、
各種電子機器システムのLSI化が進められ、電子
機器システムの高性能化、低価格化、軽量小型
化、高信頼性化をもたらしている。各種機器シス
テムのLSI化の要求は高まる一方であり、この要
求に応えるためにはメモリやマイコン等の汎用品
の大規模化だけでなく、各種機器システムに特有
の機能をもつ電子回路部のLSI化も同時に重要に
なつてきている。このような機器システムに特有
の電子回路部は当然のことながら汎用のLSIでは
実現が困難なもので、実現できたとしてもLSIの
利点を発揮しにくい。このため、機器システム産
業を発展させるためにシステムに専用な部分の
LSI化の要求は強く、これに応えるのも半導体企
業の重要な役割であつた。
しかし周知のように、半導体素子特にLSIは量
産化によつて低価格化を実現できるものである。
各種機器システムに特有の部分のLSI化は当然の
ことながら少量多品種製品を作ることになり、
LSI開発に必要な膨大な開発費を少量のLSIで負
担する結果、専用LSIの高価格化を招いていた。
産化によつて低価格化を実現できるものである。
各種機器システムに特有の部分のLSI化は当然の
ことながら少量多品種製品を作ることになり、
LSI開発に必要な膨大な開発費を少量のLSIで負
担する結果、専用LSIの高価格化を招いていた。
このような状況で生まれたものの一つがいわゆ
るマスタースライス方式によるゲートアレイであ
る。ゲートアレイの製造工程はマスター工程とパ
ーソナライズ工程の２つに分かれる。
るマスタースライス方式によるゲートアレイであ
る。ゲートアレイの製造工程はマスター工程とパ
ーソナライズ工程の２つに分かれる。
第１図はマスター工程を終えた半導体チツプ
（マスターチツプ）の表面を示す概略図である。
チツプ中央部には複数のセル列１（１1，１2，
…，１ｎ）が配列形成されていて、これが論理回
路を構成する主要素である。各セル列１はそれぞ
れ複数の基本セルの配列からなる。各セル列１の
間には、後のパーソナライズ工程で回路を特化す
るための配線を施す配線領域２が設けられてい
る。またチツプ周辺には外部からの入力信号を受
け入れるための入力回路と外部へ出力信号を出す
ための出力回路を構成するＩ／Ｏセル３がセル列
１を取り囲むように配列形成され、更にその外側
にボンデイング・パツド４が配列形成されてい
る。
（マスターチツプ）の表面を示す概略図である。
チツプ中央部には複数のセル列１（１1，１2，
…，１ｎ）が配列形成されていて、これが論理回
路を構成する主要素である。各セル列１はそれぞ
れ複数の基本セルの配列からなる。各セル列１の
間には、後のパーソナライズ工程で回路を特化す
るための配線を施す配線領域２が設けられてい
る。またチツプ周辺には外部からの入力信号を受
け入れるための入力回路と外部へ出力信号を出す
ための出力回路を構成するＩ／Ｏセル３がセル列
１を取り囲むように配列形成され、更にその外側
にボンデイング・パツド４が配列形成されてい
る。
セル列１を構成する基本セルは複数の素子をも
つて構成される全て同一構造を有するものであ
り、その構成法にはいくつかの方法がある。
CMOS構造を用いた基本セルのパターン例を第
２図に示し、その等価回路を第３図に示す。この
基本セルは、ｎ型Si基板に形成したｐウエル１１
内にn+層１２1〜１２3とポリSiゲート電極１３1，
１３2からなる２個のｎチヤネルMOSFET−
Qn1，Qn2を形成し、ｐウエル１１に隣接してp+
層１４1〜１４3とポリSiゲート電極１５1，１５2
からなる２個のｐチヤネルMOSFET−Qp1，Qp2
を形成して構成されているあ図から明らかなよう
に、基本セルはこのままでは具体的な論理機能を
果すものではなく、論理機能を実現する母体とな
るものである。
つて構成される全て同一構造を有するものであ
り、その構成法にはいくつかの方法がある。
CMOS構造を用いた基本セルのパターン例を第
２図に示し、その等価回路を第３図に示す。この
基本セルは、ｎ型Si基板に形成したｐウエル１１
内にn+層１２1〜１２3とポリSiゲート電極１３1，
１３2からなる２個のｎチヤネルMOSFET−
Qn1，Qn2を形成し、ｐウエル１１に隣接してp+
層１４1〜１４3とポリSiゲート電極１５1，１５2
からなる２個のｐチヤネルMOSFET−Qp1，Qp2
を形成して構成されているあ図から明らかなよう
に、基本セルはこのままでは具体的な論理機能を
果すものではなく、論理機能を実現する母体とな
るものである。
以上のマスター工程を終えた半導体ウエハを用
いて、この上に金属配線を施してLSI回路を特化
する工程がパーソナライズ工程である。ゲートア
レイでは、顧客の注文を受けてからの製作期間が
このパーソナライズ工程だけであることが、LSI
開発期間の短縮につながるわけである。この場
合、もう一つ重要なことは、設計期間が短かいこ
とである。このためには次のような方法が採られ
ている。前述した基本セルを用いて論理回路を構
成するために必要な各種のゲート（例えばNOR、
NAND、Ｆ／Ｆなど基本的な回路50〜150種）が
設計され、そのデータはコンピユータにライブラ
リとして登録されている。ゲートアレイの場合、
この用意されたゲートをマクロセルと称する。顧
客の要求が決まると、マクロセルを用いて全体回
路を設計し、それらをCADシステムを用いて自
動的に配置し、マクロセル間の配線を施す。この
配線のために第１図に示す配線領域２が設けられ
ている。現在の一般的なゲートアレイでは二層の
金属配線が用いられている。このような方法で顧
客の要求する機能を設計するため、設計期間の短
縮が図られることになる。
いて、この上に金属配線を施してLSI回路を特化
する工程がパーソナライズ工程である。ゲートア
レイでは、顧客の注文を受けてからの製作期間が
このパーソナライズ工程だけであることが、LSI
開発期間の短縮につながるわけである。この場
合、もう一つ重要なことは、設計期間が短かいこ
とである。このためには次のような方法が採られ
ている。前述した基本セルを用いて論理回路を構
成するために必要な各種のゲート（例えばNOR、
NAND、Ｆ／Ｆなど基本的な回路50〜150種）が
設計され、そのデータはコンピユータにライブラ
リとして登録されている。ゲートアレイの場合、
この用意されたゲートをマクロセルと称する。顧
客の要求が決まると、マクロセルを用いて全体回
路を設計し、それらをCADシステムを用いて自
動的に配置し、マクロセル間の配線を施す。この
配線のために第１図に示す配線領域２が設けられ
ている。現在の一般的なゲートアレイでは二層の
金属配線が用いられている。このような方法で顧
客の要求する機能を設計するため、設計期間の短
縮が図られることになる。
基本セルを用いてマクロセルを構成するために
は通常、複数個の基本セルが用いられる。この場
合、第１図のセル列１の縦方向に並んだ複数の基
本セルを用いるのが普通である。簡単な例とし
て、第２図および第３図に示したCMOS構造の
基本セル１個を用いて２入力NORゲートを設計
した例を第４図および第５図に示す。１６1〜１
６4は第１層金属配線であつて、１６1，１６2が
それぞれ電源線であるVDD（通常正電源）線、VSS
（通常接地）線であり、１６3，１６4はセル内配
線である。１７1および１７2はそれぞれ信号入力
端子となる第２層金属配線である。二層の金属配
線を用いるのは、セル列１の外側の配線領域２に
は多数の第１層金属配線を設けておき、セル間接
続のために各セルの端子と配線領域２にある第１
層金属配線との間の接続を第２層金属配線で行う
ためである。なお第４図で黒丸はコンタクト位置
を示している。
は通常、複数個の基本セルが用いられる。この場
合、第１図のセル列１の縦方向に並んだ複数の基
本セルを用いるのが普通である。簡単な例とし
て、第２図および第３図に示したCMOS構造の
基本セル１個を用いて２入力NORゲートを設計
した例を第４図および第５図に示す。１６1〜１
６4は第１層金属配線であつて、１６1，１６2が
それぞれ電源線であるVDD（通常正電源）線、VSS
（通常接地）線であり、１６3，１６4はセル内配
線である。１７1および１７2はそれぞれ信号入力
端子となる第２層金属配線である。二層の金属配
線を用いるのは、セル列１の外側の配線領域２に
は多数の第１層金属配線を設けておき、セル間接
続のために各セルの端子と配線領域２にある第１
層金属配線との間の接続を第２層金属配線で行う
ためである。なお第４図で黒丸はコンタクト位置
を示している。
以上のようにゲートアレイは、マスター工程で
は半製品ではあるがいわば汎用品としてのマスタ
ーチツプを大量に作ることができ、パーソナライ
ズ工程ではCADシステムを利用して顧客の要求
に合致した論理回路を短かい設計期間で実現する
ことができる。このため、各種電子機器システム
の専用LSIを短かい納期でしかも安価に供給でき
るものとして注目されている。
は半製品ではあるがいわば汎用品としてのマスタ
ーチツプを大量に作ることができ、パーソナライ
ズ工程ではCADシステムを利用して顧客の要求
に合致した論理回路を短かい設計期間で実現する
ことができる。このため、各種電子機器システム
の専用LSIを短かい納期でしかも安価に供給でき
るものとして注目されている。
ところでマスタースライス方式では、配線の設
計のみで論理回路を実現するため設計期間が短縮
できるという利点を有する反面、回路によつては
マスターチツプ上の複数の基本セルが有効に使用
されず、無駄になるという難点を有する。このよ
うな難点がない方式として、標準セル方式と呼ば
れるものがある。標準セル方式とは、複数種の構
造の標準セルデータをライブラリとしてコンピユ
ータに登録しておき、この用意された複数種の標
準セルから所望の論理回路に必要かつ最適のもの
を選択して組合せ、半導体チツプ上に配列形成
し、配線パターンを施すことにより論理回路を実
現するものである。この方式でも第６図に示すよ
うに、チツプ上には複数のセル列２１（２１1，
２１2，…，２１ｎ）が規則的に配列形成され、
各セル列間を配線領域２２としてこの配線領域２
２を利用してセル間接続が行われる。この標準セ
ル方式では、マスタースライス方式におけるよう
なマスターチツプはないから、設計期間はマスタ
ースライス方式よりも一般に長くなるが、チツプ
上に使用されないセルが残るということがない点
で優れている。
計のみで論理回路を実現するため設計期間が短縮
できるという利点を有する反面、回路によつては
マスターチツプ上の複数の基本セルが有効に使用
されず、無駄になるという難点を有する。このよ
うな難点がない方式として、標準セル方式と呼ば
れるものがある。標準セル方式とは、複数種の構
造の標準セルデータをライブラリとしてコンピユ
ータに登録しておき、この用意された複数種の標
準セルから所望の論理回路に必要かつ最適のもの
を選択して組合せ、半導体チツプ上に配列形成
し、配線パターンを施すことにより論理回路を実
現するものである。この方式でも第６図に示すよ
うに、チツプ上には複数のセル列２１（２１1，
２１2，…，２１ｎ）が規則的に配列形成され、
各セル列間を配線領域２２としてこの配線領域２
２を利用してセル間接続が行われる。この標準セ
ル方式では、マスタースライス方式におけるよう
なマスターチツプはないから、設計期間はマスタ
ースライス方式よりも一般に長くなるが、チツプ
上に使用されないセルが残るということがない点
で優れている。
以上に述べたマスタースライス方式や標準セル
方式では、専用LSIの設計法として優れたもので
はあるが、機器システムのLSI化の傾向が一層強
まるにつれて、論理回路の更なる大規模化、高性
能化、低価格化が要求されてきている。この場合
の大きな問題は、マスタースライス方式、標準セ
ル方式共に、従来のものはそれぞれ第１図、第６
図に示したように、セル列が占める面積と同程度
の面積で配線領域を設けていることである。この
ことが専用LSIの更なる高集積化を図る上で大き
な障害となつている。
方式では、専用LSIの設計法として優れたもので
はあるが、機器システムのLSI化の傾向が一層強
まるにつれて、論理回路の更なる大規模化、高性
能化、低価格化が要求されてきている。この場合
の大きな問題は、マスタースライス方式、標準セ
ル方式共に、従来のものはそれぞれ第１図、第６
図に示したように、セル列が占める面積と同程度
の面積で配線領域を設けていることである。この
ことが専用LSIの更なる高集積化を図る上で大き
な障害となつている。
本発明は上記の点に鑑み、従来のような格別な
配線領域を設けずセル列を密に配列して一層の大
規模集積化を図つた半導体集積回路を提供するこ
とを目的とする。
配線領域を設けずセル列を密に配列して一層の大
規模集積化を図つた半導体集積回路を提供するこ
とを目的とする。
本発明においては、複数のセル列をすき間なく
密に配列し、第１層金属配線により隣接するセル
列で共有する電源線（接地線を含む）をセル列の
境界上に配設する。出力端接続配線などのセル内
配線も電源線と同時に第１層金属配線により形成
する。そして配線領域をなくしたことに伴い、セ
ル領域上で第２層及び第３層金属配線によりセル
間接続を行う。標準セル方式の場合には、セル列
は密に配列され、隣接するセル列で共有する電源
線となる第１層金属配線がセル列の境界上に配設
される。そしてセル間を接続するための第２層、
第３層の金属配線は、第２層金属配線が各セル列
の中央部でセルにコンタクトしてセル列と直交す
る方向に配設され、第３層金属配線がセル列方向
に配設される。
密に配列し、第１層金属配線により隣接するセル
列で共有する電源線（接地線を含む）をセル列の
境界上に配設する。出力端接続配線などのセル内
配線も電源線と同時に第１層金属配線により形成
する。そして配線領域をなくしたことに伴い、セ
ル領域上で第２層及び第３層金属配線によりセル
間接続を行う。標準セル方式の場合には、セル列
は密に配列され、隣接するセル列で共有する電源
線となる第１層金属配線がセル列の境界上に配設
される。そしてセル間を接続するための第２層、
第３層の金属配線は、第２層金属配線が各セル列
の中央部でセルにコンタクトしてセル列と直交す
る方向に配設され、第３層金属配線がセル列方向
に配設される。
本発明によれば、互いに隣接するセル列に供給
する電源線をまとめて、全ての配線をセル領域上
で行うことにより、論理集積回路の大幅な大規模
集積化が図られる。この場合、電源線をまとめる
に当つてその幅を従来より大きくすれば、電源線
のエレクトロマイグレーシヨンへの対策にもな
り、集積回路の信頼性向上も期待できる。また第
２層、第３層金属配線をそれぞれセル列に直交す
る方向と平行な方向の配線として分担させれば、
セル間接続配線の自由度は高いものとなる。
する電源線をまとめて、全ての配線をセル領域上
で行うことにより、論理集積回路の大幅な大規模
集積化が図られる。この場合、電源線をまとめる
に当つてその幅を従来より大きくすれば、電源線
のエレクトロマイグレーシヨンへの対策にもな
り、集積回路の信頼性向上も期待できる。また第
２層、第３層金属配線をそれぞれセル列に直交す
る方向と平行な方向の配線として分担させれば、
セル間接続配線の自由度は高いものとなる。
標準セル方式による本発明の実施例を説明す
る。この実施例においても三層金属配線の
CMOSプロセスを用いる。
る。この実施例においても三層金属配線の
CMOSプロセスを用いる。
第７図は１つの標準セルパターンと第１層金属
配線の関係を示している。この標準セルは３入力
NORゲートを構成した例である。即ち４１がｎ
型Si基板に形成されたｐウエルであり、このｐウ
エル４１内にポリシリコンゲート４２1〜４２3を
もつ３個のｎチヤネルMOSFETを形成し、これ
に隣接してポリシリコンゲート４３1〜４３3をも
つ３個のｐチヤネルMOSFETを形成している。
このセルに対する第１層金属配線は斜線で示した
ように、セルの両端部を走るVSS線４４，VDD線
４５の他に、セル内配線である出力線４６を含
む。ポリシリコンゲート４２1〜４２3と４３1〜
４３3は相対応するもの同志が一体に形成されて
おり、これらのポリシリコンゲートおよび第１層
金属配線に対する第２層金属配線のコンタクト領
域４７1〜４７4をセル中央部に配置している。
配線の関係を示している。この標準セルは３入力
NORゲートを構成した例である。即ち４１がｎ
型Si基板に形成されたｐウエルであり、このｐウ
エル４１内にポリシリコンゲート４２1〜４２3を
もつ３個のｎチヤネルMOSFETを形成し、これ
に隣接してポリシリコンゲート４３1〜４３3をも
つ３個のｐチヤネルMOSFETを形成している。
このセルに対する第１層金属配線は斜線で示した
ように、セルの両端部を走るVSS線４４，VDD線
４５の他に、セル内配線である出力線４６を含
む。ポリシリコンゲート４２1〜４２3と４３1〜
４３3は相対応するもの同志が一体に形成されて
おり、これらのポリシリコンゲートおよび第１層
金属配線に対する第２層金属配線のコンタクト領
域４７1〜４７4をセル中央部に配置している。
このようにセルの両端部に第１層金属配線によ
る電源線を配置し、中央部にコンタクト領域を配
置した構造をもつ複数種の標準セルを予めライブ
ラリに登録しておく。そしてその中から適当な標
準セルを選択してセル列を構成し、第２層および
第３層金属配線を施して論理回路を実現した状態
が第８図である。図示のように、セル列５０（５
０1，５０2，…）はすき間なく密に配列され、
VDD線４５（４５1，４５2，…）およびVSS線４４
（４４1，４４2，…）がセル列５０の境界上に配
線される。第２層金属配線４８（４８1，４８2，
…）は各種標準セルの入出力端子を導出するため
のもので、セル列５０と直交する方向に配設し、
第３層金属配線４９（４９1，４９2，…）は第２
層金属配線４８により導出された端子間を接続す
べくセル列と平行な方向に配設している。このよ
うに配線は全てセル領域上で行つて所望の論理回
路が実現される。
る電源線を配置し、中央部にコンタクト領域を配
置した構造をもつ複数種の標準セルを予めライブ
ラリに登録しておく。そしてその中から適当な標
準セルを選択してセル列を構成し、第２層および
第３層金属配線を施して論理回路を実現した状態
が第８図である。図示のように、セル列５０（５
０1，５０2，…）はすき間なく密に配列され、
VDD線４５（４５1，４５2，…）およびVSS線４４
（４４1，４４2，…）がセル列５０の境界上に配
線される。第２層金属配線４８（４８1，４８2，
…）は各種標準セルの入出力端子を導出するため
のもので、セル列５０と直交する方向に配設し、
第３層金属配線４９（４９1，４９2，…）は第２
層金属配線４８により導出された端子間を接続す
べくセル列と平行な方向に配設している。このよ
うに配線は全てセル領域上で行つて所望の論理回
路が実現される。
この実施例によつても、先の実施例と同様、従
来に比べて大幅な集積度向上が図られる。またこ
の実施例の場合、標準セルの中央部に第２層金属
配線とのコンタクト領域を設け、第２層金属配線
と第３層金属配線に互いに直交する方向の配線を
分担させることにより、セル間接続の自由度が高
く、複雑な論理回路を容易に実現することが可能
となつている。
来に比べて大幅な集積度向上が図られる。またこ
の実施例の場合、標準セルの中央部に第２層金属
配線とのコンタクト領域を設け、第２層金属配線
と第３層金属配線に互いに直交する方向の配線を
分担させることにより、セル間接続の自由度が高
く、複雑な論理回路を容易に実現することが可能
となつている。
なお本発明は上記実施例に限られるものではな
い。例えば実施例では、電源線を第１層金属配線
のみで形成したが、一部第２層または第３層金属
配線で強化することも有用である。また実施例で
はｐウエル方式のCMOS構造を説明したが、ｎ
ウエル方式やツインタブ方式にも同様に本発明を
適用できる。更に、一般にセル列に含まれるセル
数が増すと、配線に必要なトラツク数が増すため
実施例のセル配置で配線することのできる回路規
模には上限があるが、この上限を越えた場合には
回路をブロツク化して、各ブロツクに上記実施例
の配置配線を適用し、ブロツク間配線のためには
従来のような配線領域を設けることも有用であ
る。
い。例えば実施例では、電源線を第１層金属配線
のみで形成したが、一部第２層または第３層金属
配線で強化することも有用である。また実施例で
はｐウエル方式のCMOS構造を説明したが、ｎ
ウエル方式やツインタブ方式にも同様に本発明を
適用できる。更に、一般にセル列に含まれるセル
数が増すと、配線に必要なトラツク数が増すため
実施例のセル配置で配線することのできる回路規
模には上限があるが、この上限を越えた場合には
回路をブロツク化して、各ブロツクに上記実施例
の配置配線を適用し、ブロツク間配線のためには
従来のような配線領域を設けることも有用であ
る。
第１図は従来のゲートアレイにおけるマスター
チツプの概略パターンを示す図、第２図は
CMOSを用いた基本セルの構成例を示す図、第
３図はその等価回路図、第４図は同じくその基本
セルを用いて２入力NORゲートを構成したマク
ロセルの配線を示す図、第５図はそのマクロセル
の等価回路図、第６図は従来の標準セル方式によ
るチツプ上のセル配列の様子を示す図、第７図は
本発明の標準セル方式による一実施例のセル構造
を示す図、第８図は同実施例の第２層および第３
層金属配線を施した状態のパターンを示す図であ
る。 ４１……ｐウエル、４２（４２1，４２2，…）、
４３（４３1，４３2，…）……ポリシリコンゲー
ト、４４（４４1，４４2，…）……VSS線（第１
層金属配線）、４５（４５1，４５2，…）……VDD
線（第１層金属配線）、４６……出力線（第１層
金属配線）、４７（４７1，４７2，…）……第２
層金属配線コンタクト領域、４８（４８1，４８
２，…）……第２層金属配線、４９（４９1，４９
２，…）……第３層金属配線、５０（５０1，５０
２，…）……セル列。
チツプの概略パターンを示す図、第２図は
CMOSを用いた基本セルの構成例を示す図、第
３図はその等価回路図、第４図は同じくその基本
セルを用いて２入力NORゲートを構成したマク
ロセルの配線を示す図、第５図はそのマクロセル
の等価回路図、第６図は従来の標準セル方式によ
るチツプ上のセル配列の様子を示す図、第７図は
本発明の標準セル方式による一実施例のセル構造
を示す図、第８図は同実施例の第２層および第３
層金属配線を施した状態のパターンを示す図であ
る。 ４１……ｐウエル、４２（４２1，４２2，…）、
４３（４３1，４３2，…）……ポリシリコンゲー
ト、４４（４４1，４４2，…）……VSS線（第１
層金属配線）、４５（４５1，４５2，…）……VDD
線（第１層金属配線）、４６……出力線（第１層
金属配線）、４７（４７1，４７2，…）……第２
層金属配線コンタクト領域、４８（４８1，４８
２，…）……第２層金属配線、４９（４９1，４９
２，…）……第３層金属配線、５０（５０1，５０
２，…）……セル列。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板に、それぞれ複数の素子をもつて
構成されるセルからなるセル列を複数個配列形成
し、必要な配線を施して所望の論理回路を構成す
る半導体集積回路において、 前記複数のセルは、セルライブラリから選ばれ
た複数種の標準セルであり、 前記複数のセル列は隣接するセル列間にすき間
がない状態で密に配列され、 電源線となる第１層金属配線が隣接するセル列
で共有されてセル列の境界上に配設され、 セル間を接続するための第２層金属配線が各セ
ル列の中央部でセルのコンタクトしてセル列と直
交する方向に配設され、 セル間を接続するための第３層金属配線がセル
列方向に配設されている、 ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58038484A JPS59163837A (ja) | 1983-03-09 | 1983-03-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58038484A JPS59163837A (ja) | 1983-03-09 | 1983-03-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59163837A JPS59163837A (ja) | 1984-09-14 |
| JPH0480538B2 true JPH0480538B2 (ja) | 1992-12-18 |
Family
ID=12526528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58038484A Granted JPS59163837A (ja) | 1983-03-09 | 1983-03-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59163837A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022338A (ja) * | 1983-07-19 | 1985-02-04 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPS6184030A (ja) * | 1984-10-02 | 1986-04-28 | Fujitsu Ltd | ゲ−トアレイマスタスライス集積回路装置 |
| DE3586385T2 (de) * | 1984-10-03 | 1993-01-07 | Fujitsu Ltd | Integrierte gate-matrixstruktur. |
| JPH07120709B2 (ja) * | 1985-03-22 | 1995-12-20 | 日本電気株式会社 | 半導体集積回路の配線方式 |
| JPS61232633A (ja) * | 1985-04-09 | 1986-10-16 | Nec Corp | 半導体集積回路装置 |
| JPS62119936A (ja) * | 1985-11-19 | 1987-06-01 | Fujitsu Ltd | コンプリメンタリ−ｌｓｉチツプ |
| US4884115A (en) * | 1987-02-27 | 1989-11-28 | Siemens Aktiengesellschaft | Basic cell for a gate array arrangement in CMOS Technology |
| NL194182C (nl) * | 1988-07-23 | 2001-08-03 | Samsung Electronics Co Ltd | Randloze moederschijf-halfgeleiderinrichting. |
| JPH0770689B2 (ja) * | 1989-02-03 | 1995-07-31 | 株式会社東芝 | 半導体回路 |
| JPH04216668A (ja) * | 1990-12-15 | 1992-08-06 | Sharp Corp | 半導体集積回路 |
| EP0523967B1 (en) * | 1991-07-18 | 1999-09-22 | Fujitsu Limited | Transistor arrangement for forming basic cell of master-slice type semiconductor integrated circuit device and master-slice type semiconductor integrated circuit device |
| JPH05136380A (ja) * | 1991-11-13 | 1993-06-01 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| CA2114790C (en) * | 1992-06-10 | 1999-06-15 | Patrick Yin | Symmetrical multi-layer metal logic array with continuous substrate taps |
| US5384472A (en) * | 1992-06-10 | 1995-01-24 | Aspec Technology, Inc. | Symmetrical multi-layer metal logic array with continuous substrate taps and extension portions for increased gate density |
| DE4313053C1 (de) * | 1993-04-21 | 1994-10-06 | Siemens Ag | Integrierte Halbleiteranordnung mit Verbindungsleitungen, die durch Dotierungsgebiete gegenüber parasitären Effekten unempfindlich sind |
| JPH08172175A (ja) * | 1994-12-19 | 1996-07-02 | Fujitsu Ten Ltd | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5929440A (ja) * | 1982-08-11 | 1984-02-16 | Hitachi Ltd | 半導体集積回路装置 |
-
1983
- 1983-03-09 JP JP58038484A patent/JPS59163837A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5929440A (ja) * | 1982-08-11 | 1984-02-16 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59163837A (ja) | 1984-09-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA2126479C (en) | Symmetrical multi-layer metal logic array with continuous substrate taps and extension portions for increased gate density | |
| US5341049A (en) | Integrated circuit having alternate rows of logic cells and I/O cells | |
| JP3420694B2 (ja) | スタンダードセル方式の集積回路 | |
| KR100433025B1 (ko) | 반도체장치,반도체집적회로장치,플립플롭회로,배타적논리합회로,멀티플렉서및가산기 | |
| EP0133958B1 (en) | A masterslice semiconductor device | |
| KR890004569B1 (ko) | 마스터 슬라이스형 반도체장치 | |
| JPH02234469A (ja) | Ｃａｄによってレイアウトされた２金属層集積回路ゲート・アレイ | |
| JP2580301B2 (ja) | 半導体集積回路装置 | |
| JPH0480538B2 (ja) | ||
| JPH0527981B2 (ja) | ||
| JPH0434309B2 (ja) | ||
| EP0119059B1 (en) | Semiconductor integrated circuit with gate-array arrangement | |
| JPH0120536B2 (ja) | ||
| JPH0316790B2 (ja) | ||
| JPH01152642A (ja) | 半導体集積回路 | |
| JPS60123042A (ja) | 半導体集積回路 | |
| JPH0114704B2 (ja) | ||
| JPH023279A (ja) | 相補型ｍｉｓマスタスライスｌｓｉの基本セル | |
| JPH0563944B2 (ja) | ||
| JPH0230163A (ja) | マスタスライス型半導体集積回路装置およびその製造方法 | |
| JPS60175438A (ja) | 半導体集積回路装置 | |
| JPS59132144A (ja) | 半導体集積回路装置の製造方法 | |
| JP2652948B2 (ja) | 半導体集積回路 | |
| JPH0475665B2 (ja) | ||
| JPS6248042A (ja) | マスタ−スライス方式半導体集積回路 |