JPH11265998A

JPH11265998A - 半導体装置の製造方法及び半導体装置

Info

Publication number: JPH11265998A
Application number: JP16565898A
Authority: JP
Inventors: Naoko Omori; 直子大森
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-01-13
Filing date: 1998-06-12
Publication date: 1999-09-28

Abstract

(57)【要約】【課題】従来のゲートアレイ方式やＥＣＡ方式により
形成した半導体装置では、各トランジスタのサイズが大
きくなってしまうなどの問題があり、高集積化や低消費
電力化には制限があった。【解決手段】それぞれ複数のフリップフロップ回路を
構成するための複数の特定機能バンク５と、それぞれ従
来のゲートアレイ方式と同様のトランジスタ配列を有す
る複数の汎用機能バンク４とが交互に配設されたトラン
ジスタ形成領域を有する半導体基板１を有する半導体装
置および半導体装置の製造方法である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数のトランジ
スタが形成された半導体装置およびその製造方法に係
り、詳しくは、自動配置配線により所望の電気回路を形
成するのに好適な半導体装置の製造方法に関するもので
ある。

【０００２】

【従来の技術】複数のトランジスタが形成された半導体
基板を用いて、これら複数のトランジスタを配線情報に
基づいて相互接続して所望の電気回路を形成する半導体
装置の製造方法には、大きく分けて２つの製造方法があ
る。

【０００３】一方は、回路設計者が半導体基板のパラメ
ータに基づいて回路設計のみならず、各トランジスタの
配置なども含めて設計するセルベース方式の製造方法で
あり、他方は、回路設計者は同一サイズの多数のトラン
ジスタがマトリックス状に配設された半導体基板のトラ
ンジスタ特性に基づいて回路設計を行うゲートアレイ方
式の製造方法である。そして、前者のセルベース方式の
製造方法では、回路設計者がトランジスタのサイズや位
置を含めて自由に設計することができるので、高機能の
回路を実現することができるという利点があり、後者の
ゲートアレイ方式の製造方法では、回路設計者はトラン
ジスタの設計などをする必要がなく、自動配置配線によ
りトランジスタの位置を決定することができるので回路
設計のみをすれば半導体装置を得ることができるという
利点がある。

【０００４】また、上記ゲートアレイ方式の製造方法を
更に改善したものとして、汎用的に用いられる機能ブロ
ック、例えばメモリやＡ／Ｄコンバータなどのマクロセ
ルを回路設計者に供給するようにしたエンベデッド・セ
ル・アレイ方式（ＥＣＡ方式）の製造方法もある。この
エンベデッド・セル・アレイ方式の製造方法では、上記
ゲートアレイ方式と同様に自動配置配線で半導体装置を
得ることができるだけでなく、所望のマクロセルを選択
し回路の一部にこのマクロセルを使用することにより機
能ブロック自体を設計する必要がなくなり、設計期間を
更に短縮することができるという利点がある。

【０００５】図１０は「’９５三菱半導体ＣＭＯＳゲー
トアレイ０．８μｍ編データブック」に記載されたゲー
トアレイ方式の製造方法で製造される半導体装置のレイ
アウトを示す平面図である。図において、１は複数の電
界効果トランジスタがマトリックス状に形成されたトラ
ンジスタ形成領域であり、２はそれぞれ半導体基板に形
成された電気回路と半導体装置の外部ピンとを接続する
ボンディングパッドであり、３はそれぞれトランジスタ
形成領域１内の入出力用トランジスタとボンディングパ
ッド２との間に配設され、これらのインタフェースであ
る外部入出力バッファである。

【０００６】図１１はトランジスタ形成領域１の一例の
一部を拡大したものを示す平面図である。この例は、ト
ランジスタ形成領域１に、複数のＰチャネル電界効果ト
ランジスタと複数のＮチャネル電界効果トランジスタと
を形成した例である。図において、７はそれぞれ上記ト
ランジスタ形成領域１の一辺に沿って長尺状に形成され
たＰ型拡散領域であり、８はそれぞれＰ型拡散領域７と
平行に長尺状に形成されたＮ型拡散領域であり、９はそ
れぞれ各拡散領域７，８上に一定の間隔毎に配設された
ゲート電極である。

【０００７】図１２はトランジスタ形成領域１において
電気回路を自動配置配線した場合の回路レイアウトの一
例を示す平面図である。図において、６はそれぞれ電気
回路を構成する論理回路やフリップフロップなどの機能
ブロックである。図１２に示すように、自動配置配線で
は一般的に、一対のＰ型拡散領域７とＮ型拡散領域８と
を組にしたバンク毎に機能ブロック６がレイアウトさ
れ、各バンクの左詰めで各機能ブロック６が配置されて
ゆく。このようにして、ゲートアレイ方式の半導体装置
は形成される。なお、機能ブロックのバンクへのレイア
ウト順は左詰めに限られるものではなく右詰めであって
もその他の様式で並べられてもよい。

【０００８】図１３は「’９５三菱半導体エンベデッド
・セル・アレイ／セルベースＩＣ編データブック」に記
載されたＥＣＡ方式の製造方法で製造される半導体装置
のレイアウトを示す平面図である。図において、１０は
回路設計者に供給される、メモリやＡ／Ｄコンバータな
どの汎用機能ブロックである。ＥＣＡ方式の製造方法を
用いることにより、上記ゲートアレイ方式と同様に、複
数の汎用機能ブロック１０以外のトランジスタ形成領域
１には、多くの機能ブロックが配設され所定の電気回路
が実現される。

【０００９】

【発明が解決しようとする課題】従来のゲートアレイ方
式の半導体装置の製造方法やＥＣＡ方式の半導体装置の
製造方法は以上のように構成されているので、セルベー
ス方式の半導体装置の製造方法に比べて回路設計者の設
計負担が軽くなるとか、半導体装置の製造完了までの工
期を短縮できるといった利点を有するが、それにより形
成した半導体装置においてはセルベース方式にて形成し
た半導体装置に比べて高集積化が望めないことや、消費
電力が大きいなどの課題がある。

【００１０】具体的に説明する。ゲートアレイ方式やＥ
ＣＡ方式にて形成される半導体装置では、トランジスタ
形成領域内に形成するトランジスタは、その用途が不明
なため、全て出力バッファとして動作できる能力を有す
るようにそのサイズが決定される。従って、機能ブロッ
クの内部回路として用いられるトランジスタのサイズは
不必要に大きなものとなる。その結果、同一の機能ブロ
ックをセルベース方式で形成した場合に比べて各トラン
ジスタのサイズが大きくなるため、機能ブロックとして
のサイズも大きくなってしまう。また、その機能ブロッ
クのサイズが増大するということはその機能ブロック内
部の配線の長さも長くなるということなので、配線容量
の増大も招く。

【００１１】また、上述したようにゲートアレイ方式の
製造方法やＥＣＡ方式の製造方法では自動配置配線にて
機能ブロックを半導体基板に割り付けるので、各バンク
のトランジスタは必ずしも全て利用されるのではなく、
その分トランジスタの利用効率が低下する。

【００１２】これらの理由により、ゲートアレイ方式や
ＥＣＡ方式にて形成される半導体装置では、セルベース
方式にて形成される半導体装置に比べて高集積化を望む
ことができず、しかも、消費電力が大きくなってしまう
という課題があった。

【００１３】この発明は上記のような課題を解決するた
めになされたもので、自動配置配線により機能ブロック
を半導体基板に割り付けることができるとともに、従来
のゲートアレイ方式やＥＣＡ方式にて形成した半導体装
置よりも高集積化、低消費電力化、工期短縮が可能とな
る半導体装置の製造方法およびその製造方法により得ら
れる半導体装置を得ることを目的とする。

【００１４】

【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、半導体基板に多数のトランジスタを形
成する際に、それぞれ複数のトランジスタを備えている
とともに所望の電気回路の１つ以上の特定の機能ブロッ
クを実現するために用いられる複数の特定機能領域と、
それぞれ複数のトランジスタを備えた複数の汎用機能領
域とを交互に形成し、配線情報に基づいて前記複数の特
定機能領域のそれぞれにおける前記複数のトランジス
タ、及び、前記複数の汎用機能領域のそれぞれにおける
前記複数のトランジスタを相互接続するとともに、前記
複数の特定機能領域と前記複数の汎用機能領域との間を
接続するものである。

【００１５】この発明に係る半導体装置の製造方法は、
前記複数の汎用機能領域のそれぞれは、一列のＰチャネ
ル電界効果トランジスタと一列のＮチャネル電界効果ト
ランジスタとを含む少なくとも１つの汎用機能バンクを
含むように形成され、前記特定機能領域のそれぞれは、
それぞれ特定機能を実現する複数の機能ブロックが一列
に配置された少なくとも１つの特定機能バンクを含むよ
うに形成されるものである。

【００１６】この発明に係る半導体装置の製造方法は、
各汎用機能バンクでは、一列のＰチャネル及び一列のＮ
チャネル電界効果トランジスタの配列方向とそれらＰチ
ャネル及びＮチャネル電界効果トランジスタのゲート電
極の長さの方向とが平行であるものである。

【００１７】この発明に係る半導体装置の製造方法は、
各汎用機能バンクでは、一列のＰチャネル及び一列のＮ
チャネル電界効果トランジスタの配列方向とそれらＰチ
ャネル及びＮチャネル電界効果トランジスタのゲート電
極の長さの方向とが直交するものである。

【００１８】この発明に係る半導体装置の製造方法は、
前記複数の機能ブロックのそれぞれはフリップフロップ
として形成されているものである。

【００１９】この発明に係る半導体装置の製造方法は、
前記フリップフロップはセット／リセットスキャンフリ
ップフロップであるものである。

【００２０】この発明に係る半導体装置の製造方法は、
前記複数の機能ブロックのそれぞれは同一の機能を果た
すように形成されているとともに、前記複数の機能ブロ
ックに少なくとも１つの共通の信号が入力されるもので
ある。

【００２１】この発明に係る半導体装置は、それぞれ複
数のトランジスタを備えているとともに所望の電気回路
の１つ以上の特定の機能ブロックを実現するために用い
られる複数の特定機能領域と、それぞれ複数のトランジ
スタを備えた複数の汎用機能領域とが交互に形成された
半導体基板を有するものである。

【００２２】この発明に係る半導体装置は、複数の汎用
機能領域のそれぞれは、一列のＰチャネル電界効果トラ
ンジスタと一列のＮチャネル電界効果トランジスタとを
含む少なくとも１つの汎用機能バンクから構成され、前
記特定機能領域のそれぞれは、それぞれ特定機能を実現
する複数の機能ブロックが一列に配置された少なくとも
１つの特定機能バンクから構成されているものである。

【００２３】この発明に係る半導体装置は、各汎用機能
バンクでは、一列のＰチャネル及び一列のＮチャネル電
界効果トランジスタの配列方向とそれらＰチャネル及び
Ｎチャネル電界効果トランジスタのゲート電極の長さの
方向とが平行であるものである。

【００２４】この発明に係る半導体装置は、各汎用機能
バンクでは、一列のＰチャネル及び一列のＮチャネル電
界効果トランジスタの配列方向とそれらＰチャネル及び
Ｎチャネル電界効果トランジスタのゲート電極の長さの
方向とが直交するものである。

【００２５】この発明に係る半導体装置は、複数の機能
ブロックのそれぞれがフリップフロップとして動作し得
るものである。

【００２６】この発明に係る半導体装置は、フリップフ
ロップがセット／リセットスキャンフリップフロップで
あるものである。

【００２７】この発明に係る半導体装置は、複数の機能
ブロックのそれぞれは同一の機能を果たすことができる
とともに、前記複数の機能ブロックに少なくとも１つの
共通の信号が入力されるものである。

【００２８】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。実施の形態１．図１はこの発明の実施の形態１によるＥ
ＣＡ形式の半導体装置の製造方法を用いて製造される半
導体装置のレイアウトの概略を示す平面図である。図に
おいて、１は半導体基板上に複数の電界効果トランジス
タがマトリックス状に形成されているトランジスタ形成
領域であり、２はそれぞれ半導体基板に形成された電気
回路とピン（図示せず）とを接続するボンディングパッ
ドであり、３はそれぞれトランジスタ形成領域１内の入
出力用トランジスタとボンディングパッド２との間に配
設され、これらのインタフェースである入出力バッファ
であり、５はそれぞれ複数のトランジスタを有する１つ
の特定機能バンクであり、４はそれぞれ複数のトランジ
スタを有する１つの汎用機能バンクである。各特定機能
バンク５は電気回路の特定の機能ブロックを実現するた
めに用いられる。図１に示すように、各特定機能バンク
５と各汎用機能バンク４とはトランジスタ形成領域１内
に交互に配列されている。なお、この実施の形態１で
は、１つの特定機能領域は１つの特定機能バンク５から
構成され、１つの汎用機能領域は１つの汎用機能バンク
４から構成される。

【００２９】図２はこの発明の実施の形態１によるトラ
ンジスタ形成領域１の一例のレイアウトを示す平面図で
ある。図において、７はそれぞれトランジスタ形成領域
１の一辺に沿って長尺状に形成されたＰ型拡散領域であ
り、８はそれぞれ各Ｐ型拡散領域７と平行に長尺状に形
成されたＮ型拡散領域であり、９はそれぞれ各拡散領域
７，８上に一定の間隔毎に配設されたゲート電極であ
る。このように、各汎用機能バンク４は、一列のＰチャ
ネル電界効果トランジスタと一列のＮチャネル電界効果
トランジスタとを具備する。

【００３０】図２に示すように、各汎用機能バンク４で
は、一列のＰチャネル電界効果トランジスタは、それら
の電界効果トランジスタが配列される方向がそれらのゲ
ート電極９の長さ方向と平行となるように整列される。
すなわち、それぞれＰ型拡散領域７の一部及び１つのゲ
ート電極９から構成される複数のＰチャネル電界効果ト
ランジスタは、ゲート電極９の長さ方向と平行な方向に
縦に並んで配置される。同様に、それぞれＮ型拡散領域
８の一部及び１つのゲート電極９から構成される複数の
Ｎチャネル電界効果トランジスタは、ゲート電極９の長
さ方向と平行な方向に縦に並んで配置される。

【００３１】また、１１はそれぞれＰ型拡散領域であ
り、１２はそれぞれＰ型拡散領域１１と併設されたＮ型
拡散領域であり、１５はそれぞれこれら各拡散領域１
１，１２上に一定の間隔毎に配設されたゲート電極であ
り、６はそれぞれこれらの構成要素１１，１２，１５に
より形成されるフリップフロップとして動作する機能ブ
ロックである。このように、各特定機能バンク５は複数
の機能ブロック６により構成されている。また、１つの
トランジスタとして動作する、拡散領域１１または１２
と少なくとも１つのゲート電極１５との各組み合わせ
は、フリップフロップ回路を実現するために最低限必要
な大きさを持つように形成され得る。したがって、１つ
の汎用機能バンク４において形成される同一の機能を有
するフリップフロップと比較してフリップフロップとし
て動作する各機能ブロック６の占有面積を削減すること
ができる。

【００３２】次に図１及び図２に示すように形成された
半導体基板を用いて所望の電気回路を形成する工程を説
明する。まず、自動配置配線装置により所望の電気回路
を構成する機能ブロックが各汎用機能バンク４内に配置
されるとともに、フリップフロップとしてそれぞれ動作
する複数の機能ブロックが各特定機能バンク５内に配置
されて、電気回路に含まれるトランジスタが各機能ブロ
ック内で割り付けられ、各機能ブロック内の配線が決定
される。

【００３３】図３はこのような自動配置配線により所望
の電気回路を構成する複数の機能ブロックを半導体基板
上に配置し、各機能ブロック内の配線を接続した状態に
おける半導体装置の構成を示す配線図である。図におい
て、１６は各特定機能バンク５に機能ブロック６を形成
するために必要な配線であり、１７は各汎用機能バンク
４に各種の機能ブロックを形成するために必要な配線で
ある。これ以外の構成は図２と同様なので説明を省略す
る。

【００３４】次に、上記所望の電気回路の回路情報に基
づいてトランジスタ形成領域１に配置された機能ブロッ
ク間の配線のレイアウトが決定され、これに基づいてブ
ロック間配線がなされて、半導体装置として完成する。

【００３５】図４はこのような自動配置配線により上記
機能ブロック間の配線がなされた状態における半導体装
置の構成を示す配線図である。図において、１８は機能
ブロック間配線に用いられる配線である。これ以外の構
成は図３と同様なので説明を省略する。

【００３６】以上のように、この実施の形態１によれ
ば、複数のトランジスタからなるとともに上記フリップ
フロップ回路を実現するために専用に用いられる特定機
能バンク５と、複数のトランジスタを有する汎用機能バ
ンク４とを交互に形成した半導体基板を形成するととも
に、これを用いて配線情報に基づいて複数のトランジス
タ及び複数の機能ブロックを相互接続しているので、こ
の実施の形態１は自動配置配線の効果の恩恵を受けつ
つ、各特定機能バンク５に形成されるフリップフロップ
を構成するトランジスタのサイズをフリップフロップを
実現するのに必要な最小なサイズとすることができる効
果を奏する。

【００３７】このように、各特定機能バンク５に形成さ
れるフリップフロップの内部回路として動作するトラン
ジスタのサイズがフリップフロップを実現するのに必要
な最小なサイズとなっているので、各機能ブロック６の
占有面積や貫通電流を従来のセルベース方式におけるそ
れらと同等のレベルまで削減することができ、低消費電
力で、高集積化された半導体装置を製造することができ
る。

【００３８】また、この実施の形態１によれば、汎用機
能バンク４と特定機能バンク５とを交互に配設している
ので、機能ブロック６とその前後に接続される機能ブロ
ックとの間のブロック間配線の長さは従来のゲートアレ
イ方式におけるそれと同等のレベルに納めることができ
る。従って、ゲート間配線の配線容量を従来と同様のレ
ベルに抑えることができ、フリップフロップ回路を含め
た各機能ブロックの出力トランジスタのサイズも単なる
ゲートアレイ方式と同等のサイズに抑えることができ
る。その結果、高集積化、低消費電力化の効果をよりい
っそう追求することができる効果がある。

【００３９】更に、この実施の形態１によれば、特定機
能バンク５では複数のフリップフロップ回路を実現する
ための複数の機能ブロック６を最適に配置しているの
で、汎用機能バンク４の場合とは異なり、自動配置配線
の際に余分となるトランジスタが発生してしまうことは
なく、トランジスタの利用効率も増大することができる
効果がある。

【００４０】その他にも、この実施の形態１によれば、
各汎用機能バンク４では、各チャネルの拡散領域７，８
を複数のトランジスタにおいて共通に形成するとともに
ゲート電極９を用いてトランジスタ同士のアイソレーシ
ョン（絶縁）を行う、いわゆるゲートアイソレーション
方式のトランジスタ配列を採用しているにも関わらず、
各汎用機能バンク４の複数のＰチャネル及びＮチャネル
の電界効果トランジスタの配列方向と各電界効果トラン
ジスタのゲート電極９の長さ方向とが平行となっている
ので、電源ラインを好適に通すことができる。また、汎
用機能バンク４では、複数のトランジスタにて機能ブロ
ックの出力バッファを形成する際にも隣接する複数のト
ランジスタの間を直線的に結線して構成することができ
るので、効率良く配線を通すことができる。従って、高
集積密度や低消費電力の効果を更に向上させることがで
きる効果がある。

【００４１】また、この実施の形態１によれば、各特定
機能バンク５が、機能ブロック６を実現するためのトラ
ンジスタ構成となっているとともに、汎用機能バンク４
と交互に配設されているので、高度に集積され且つ消費
電力を格段に低減した、広く利用されている同期制御回
路をトランジスタ形成領域１に構成できる効果がある。

【００４２】実施の形態２．図５はこの発明の実施の形
態２によるＥＣＡ形式の半導体装置の製造方法を用いて
製造される半導体装置のレイアウトの概略を示す平面図
である。図において、１０はトランジスタ形成領域１内
に形成されたメモリやＡ／Ｄコンバータなどのマクロセ
ルである。また、この実施の形態２では、１つの汎用機
能領域は２つの汎用機能バンク４で構成され、１つの特
定機能領域は１つの特定機能バンク５で構成される。ま
た、各汎用機能領域は各特定機能領域と交互に並んで設
けられている。すなわち、２つの汎用機能バンク４を含
む各汎用機能領域と各特定機能バンク５とが交互に並ん
で設けられている。これ以外の構成は実施の形態１と同
様であるので図１と同一符号を付して説明を省略する。

【００４３】以上のように、この実施の形態２によれ
ば、上記実施の形態１と同様の効果とともに、メモリや
Ａ／Ｄコンバータなどのマクロセル１０を単にトランジ
スタ形成領域１に据え置き、マクロセルと複数の機能ブ
ロックとの間を自動配置配線で配線することにより、回
路設計者が所望の半導体装置を得ることを可能にするこ
とができる効果がある。さらに、回路設計者はメモリや
Ａ／Ｄコンバータなどのマクロセル１０自体を設計する
必要がないので、設計期間を更に短縮する効果がある。

【００４４】また、各汎用機能領域は２つの汎用機能バ
ンク４から構成されているので、各汎用領域に形成され
る機能ブロックの能力を、実施の形態１の場合に比較し
て高めることができる。

【００４５】なお、この実施の形態２の一変形例では、
１つの汎用機能領域は３つ以上の汎用機能バンク４で構
成され、１つの特定機能領域は２つ以上の特定機能バン
ク５で構成され得る。

【００４６】実施の形態３．図６はこの発明の実施の形
態３によるＥＣＡ形式の半導体装置の製造方法を用いて
製造される半導体装置のレイアウトの概略を示す平面図
である。また、図７は図６に示す半導体装置のトランジ
スタ形成領域１に形成された各汎用機能バンク４の一部
を拡大したものを示す平面図である。図において、２０
はそれぞれ各Ｐチャネル電界効果トランジスタ毎に設け
られたＰ型拡散領域であり、２１はそれぞれ各Ｎチャネ
ル電界効果トランジスタ毎に設けられたＮ型拡散領域で
あり、１９はそれぞれ汎用機能バンク４の長尺方向にそ
って配設された電源ラインである。図７に示すように、
各汎用機能バンクでは、一列のＰチャネル電界効果トラ
ンジスタは、それらの電界効果トランジスタが配列され
る方向がそれらのゲート電極９の長さ方向と垂直となる
ように整列される。すなわち、それぞれ１つのＰ型拡散
領域２０及び１つのゲート電極９を具備する複数のＰチ
ャネル電界効果トランジスタは、ゲート電極９の長さ方
向と垂直な方向に横に並んで配置される。同様に、それ
ぞれ１つのＮ型拡散領域２１及び１つのゲート電極９を
具備する複数のＮチャネル電界効果トランジスタは、ゲ
ート電極９の長さ方向と垂直な方向に横に並んで配置さ
れる。これ以外は、実施の形態１と同様であるので図１
と同一符号を付して説明を省略する。

【００４７】以上のように、この実施の形態３によれ
ば、実施の形態１と同様の効果を奏するとともに、各汎
用機能バンク４において各チャネルの電界効果トランジ
スタの配列方向とそれら電界効果トランジスタのゲート
電極９の長さの方向とが直交しているように複数のＰチ
ャネル及びＮチャネル電界効果トランジスタが横に並ん
でいるので、ゲート電極９の長さの方向に垂直な方向、
即ち、電界効果トランジスタが並んでいる方向と平行に
電源ラインを通すことが可能となる効果がある。

【００４８】実施の形態４．図８はこの発明の実施の形
態４による半導体装置のトランジスタ形成領域の特定機
能バンクに形成されるセット／リセットスキャンフリッ
プフロップのブロック図である。図において、４２はフ
リップフロップ本体であり、２３はフリップフロップ本
体４２の動作モードをスキャンモードと通常動作モード
との間で切り替える制御信号が印加されるモード設定端
子であり、２４は通常モードにおいて有効となるデータ
が入力される第１のデータ入力端子であり、２２はスキ
ャンモードにおいて有効となるデータが入力される第２
のデータ入力端子であり、２５はクロック信号が入力さ
れるクロック入力端子である。このクロック信号に応答
して、セット／リセットスキャンフリップフロップは設
定されている動作モードに応じて第１または第２のデー
タ入力端子２４または２２に印加されたデータをラッチ
する。また、２８はセット／リセットスキャンフリップ
フロップによりラッチされたデータと同一レベルのデジ
タルデータが出力されるＱ出力端子であり、２９はＱ出
力端子２８からの出力とは論理的に異なるレベルのデジ
タルデータが出力されるＱＣ出力端子であり、２６はデ
ータ入力に関係なくＱ出力端子２８からハイレベル信号
が出力されるように設定するセット信号を受信するため
のセット入力端子であり、２７はデータ入力に関係なく
Ｑ出力端子２８からローレベル信号が出力されるように
設定するリセット信号を受信するためのリセット入力端
子である。

【００４９】そして、このようなスキャンフリップフロ
ップ回路では、第１のデータ入力端子２４とクロック入
力端子２５のみに配線することによりＤフリップフロッ
プとして動作し、更にセット入力端子２６にも配線する
ことによりセットＤフリップフロップとして動作し、更
にリセット入力端子２７にも配線することによりセット
／リセットＤフリップフロップとして動作し、更にモー
ド設定端子２３および第２のデータ入力端子２２にも配
線することによりセット／リセットスキャンフリップフ
ロップとして動作する。すなわち、セット入力端子２
６、リセット入力端子２７、及びモード設定端子２３に
それぞれ対応する信号が印加されるか否かに応じて、ス
キャンフリップフロップ回路は８種類のフリップフロッ
プのいずれか１つとして動作することができる。

【００５０】以上のように、この実施の形態４によれ
ば、半導体基板上の各特定機能バンク５においてそれぞ
れセット／リセットスキャンフリップフロップとして動
作する少なくとも１つの機能ブロックを実現することが
できる。そして、必要な結線を行うことにより８種類の
フリップフロップのいずれのものも特定機能バンク５に
形成することができる。その結果、一般的な同期回路に
おいて利用されるフリップフロップは全て特定機能バン
ク５にて形成することができ、高集積化をより一層図る
ことができる効果がある。

【００５１】実施の形態５．図９はこの発明の実施の形
態５による半導体装置のトランジスタ形成領域の特定機
能バンクに形成される機能ブロックを示すブロック図で
ある。図において、４３〜４６はそれぞれセット／リセ
ットスキャンフリップフロップであり、３０〜３３はそ
れぞれフリップフロップ４３〜４６に対して通常モード
において有効となるデータを入力するための第１のデー
タ入力端子であり、３４〜３７はそれぞれ各フリップフ
ロップ本体４３〜４６がラッチしたデータと同一レベル
のデジタルデータを出力するＱ出力端子であり、３８〜
４１はそれぞれ各フリップフロップ４３〜４６のＱ出力
端子からの出力と論理的に異なるレベルのデジタルデー
タを出力するＱＣ出力端子である。これ以外の構成は実
施の形態４と同様なので図８と同一符号を付して説明を
省略する。

【００５２】以上のように、この実施の形態５によれ
ば、半導体基板上の各特定機能バンク５においてそれぞ
れセット／リセットスキャンフリップフロップとして動
作する複数の機能ブロックを実現することができる。さ
らに、図９に示すように、それら機能ブロックには、ク
ロック信号、モード設定信号、セット信号及びリセット
信号は共通に入力される。従って、各機能ブロック毎に
入力用トランジスタのサイズを最小となるようにする場
合とは異なり、半導体基板の種類に依存するトランジス
タの最小サイズによりそのセット／リセットスキャンフ
リップフロップとして動作する特定機能ブロックのサイ
ズが制限されてしまうことがなくなり、特定機能バンク
５全体の占有面積を削減することができる効果がある。

【００５３】なお、以上の実施の形態１から実施の形態
５では、特定機能バンク５には一種類の機能ブロック６
しか形成していないが、この発明は一種類の機能ブロッ
クを形成した場合に限定されるものではなく、複数の種
類の機能ブロックを特定機能バンクに形成するようにし
ても同様の低消費電力、高集積化の効果を奏することは
言うまでもない。

【００５４】

【発明の効果】以上のように、この発明によれば、それ
ぞれ複数のトランジスタを備えているとともに所望の電
気回路の１つ以上の特定の機能ブロックを実現するため
に用いられる複数の特定機能領域と、それぞれ複数のト
ランジスタを備えた複数の汎用機能領域とを交互に形成
し、配線情報に基づいて複数の特定機能領域のそれぞれ
における複数のトランジスタ、前記複数の汎用機能領域
のそれぞれにおける前記複数のトランジスタを相互接続
するとともに、複数の特定機能領域と複数の汎用機能領
域との間を接続するようにしたので、各特定機能領域に
おいて電気回路の特定の機能を果たす機能ブロックを形
成することができる効果がある。従って、特定の機能ブ
ロックを実現する電気回路は、従来のように汎用機能領
域が不要に大きいサイズのトランジスタにて形成する必
要が無くなり、特定機能領域において最小のサイズにて
最適化して形成することができる。その結果、機能ブロ
ックのサイズや貫通電流はセルベース方式の半導体基板
にて形成された場合と同等のレベルまで低下させること
ができ、半導体装置としての低消費電力、高集積化を達
成することができる効果がある。

【００５５】この発明によれば、各汎用機能領域が一列
のＰチャネル電界効果トランジスタと一列のＮチャネル
電界効果トランジスタとを含む少なくとも１つの汎用機
能バンクからなり、各特定機能領域は、それぞれ特定機
能を実現する複数の機能ブロックが一列に配置された少
なくとも１つの特定機能バンクから成るように構成した
ので、各汎用機能バンクにて実現された機能ブロックと
各特定機能領域にて実現された機能ブロックとの間のブ
ロック間配線を常に最小に抑えることができる効果があ
る。その結果、各機能ブロックの出力トランジスタのド
ライブ能力は従来のＥＣＡと同等に抑えることができ、
各汎用機能バンクに形成する各トランジスタのサイズを
従来のＥＣＡと同等のサイズにて形成することができる
効果がある。

【００５６】この発明によれば、各汎用機能バンクで
は、一列のＰチャネル及び一列のＮチャネル電界効果ト
ランジスタの配列方向とそれらＰチャネル及びＮチャネ
ル電界効果トランジスタのゲート電極の長さの方向とが
平行であるように構成したので、Ｐチャネル及びＮチャ
ネルの拡散領域を複数のトランジスタにおいて共通に形
成するとともに複数のゲート電極を用いてトランジスタ
同士のアイソレーション（絶縁）を行うようないわゆる
ゲートアイソレーション方式のトランジスタ配列であっ
ても電源ラインを好適に通すことができる効果がある。

【００５７】この発明によれば、各汎用機能領域では、
一列のＰチャネル及び一列のＮチャネル電界効果トラン
ジスタの配列方向とそれらＰチャネル及びＮチャネル電
界効果トランジスタのゲート電極の長さの方向とが直交
するように構成したので、ゲート電極の長さの方向と垂
直な方向、即ち、電界効果トランジスタが並んでいる方
向に電源ラインを通すことが可能となる効果がある。そ
の結果、電源ラインが信号線の配線を妨げ難くなり、信
号線を効率良く配線することができ、配線に使用される
領域を最小化して配線容量を減らすことができる。ま
た、複数のトランジスタにて機能ブロックの出力用トラ
ンジスタを形成する際にも隣接する複数のトランジスタ
の間を直線的に結線して構成することができるので、効
率良く配線を通すことができる。その結果、高集積密度
や低消費電力の効果を向上させることができる効果があ
る。

【００５８】この発明によれば、複数の機能ブロックの
それぞれをフリップフロップとして構成したので、広く
利用されている同期制御回路をそれら機能ブロックを用
いて構成することによりその集積度を格段に向上させる
ことができる効果がある。また、消費電力も格段に低減
される効果がある。

【００５９】この発明によれば、上記フリップフロップ
をセット／リセットスキャンフリップフロップであるよ
うに構成したので、機能ブロックに対する結線を適当に
削除することによりあらゆるフリップフロップを形成す
ることができ、高集積化をより一層図ることができる効
果がある。

【００６０】この発明によれば、各特定機能バンクに
は、同一機能を有する複数の機能ブロックが形成される
とともに、複数の機能ブロックには少なくとも１つの共
通の信号が入力されるように構成したので、各機能ブロ
ック毎に入力用トランジスタのサイズを最小となるよう
にする場合とは異なり、特定機能バンク全体の占有面積
を削減することができる。すなわち、各機能ブロック毎
に入力用トランジスタのサイズを最小にした場合には半
導体基板の種類に応じてその最小サイズが制限されてし
まいそれ以上の小型化を図ることができないが、そのよ
うな制限を受けることなく機能ブロックに含まれるトラ
ンジスタのサイズを小さくできるので、特定機能バンク
全体の占有面積を削減することができる効果がある。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるＥＣＡ方式に
よる半導体装置の製造方法により製造される半導体装置
のレイアウトの概略を示す平面図である。

【図２】この発明の実施の形態１による半導体装置の
トランジスタ形成領域の一例のレイアウトを示す平面図
である。

【図３】この発明の実施の形態１による自動配置配線
により電気回路を構成する複数の機能ブロックを半導体
基板上に配置し、各機能ブロック内の配線を接続した状
態における半導体装置の構成を示す配線図である。

【図４】この発明の実施の形態１による自動配置配線
により機能ブロック間の配線がなされた状態における半
導体装置の構成を示す配線図である。

【図５】この発明の実施の形態２によるＥＣＡ方式に
よる半導体装置の製造方法により製造される半導体装置
のレイアウトの概略を示す平面図である。

【図６】この発明の実施の形態３によるＥＣＡ方式に
よる半導体装置の製造方法により製造される半導体装置
のレイアウトの概略を示す平面図である。

【図７】図６に示す半導体装置の汎用機能バンクの一
部を拡大したものを示す平面図である。

【図８】この発明の実施の形態４によるＥＣＡ方式に
よる半導体装置の製造方法により製造される半導体装置
の特定機能バンクに形成されるセット／リセットスキャ
ンフリップフロップのブロック図である。

【図９】この発明の実施の形態５によるＥＣＡ方式に
よる半導体装置の製造方法により製造される半導体装置
の特定機能バンクに形成される機能ブロックを示すブロ
ック図である。

【図１０】従来のゲートアレイ方式の製造方法で製造
される半導体装置のレイアウトを示す平面図である。

【図１１】図１０に示すトランジスタ形成領域の一例
の一部を拡大したものを示す平面図である。

【図１２】自動配置配線を用いてトランジスタ形成領
域に形成された電気回路レイアウトの一例を示す平面図
である。

【図１３】従来のＥＣＡ方式の製造方法で製造される
半導体装置のレイアウトを示す平面図である。

【符号の説明】

１トランジスタ形成領域（半導体基板）、４汎用機
能バンク（汎用機能領域）、５特定機能バンク（特定
機能領域）、６機能ブロック、７，２０Ｐ型拡散領
域（１列のＰチャネル電界効果トランジスタ）、８，２
１Ｎ型拡散領域（１列のＮチャネル電界効果トランジ
スタ）、９，１５ゲート電極、２３モード設定端子
（共通の信号）、２５クロック入力端子（共通の信
号）、２６セット入力端子（共通の信号）、２７リセ
ット入力端子（共通の信号）。

Claims

【特許請求の範囲】

【請求項１】半導体基板に多数のトランジスタを形成
する際に、それぞれ複数のトランジスタを備えていると
ともに所望の電気回路の１つ以上の特定の機能ブロック
を実現するために用いられる複数の特定機能領域と、そ
れぞれ複数のトランジスタを備えた複数の汎用機能領域
とを交互に形成し、配線情報に基づいて前記複数の特定機能領域のそれぞれ
における前記複数のトランジスタ、及び、前記複数の汎
用機能領域のそれぞれにおける前記複数のトランジスタ
を相互接続するとともに、前記複数の特定機能領域と前
記複数の汎用機能領域との間を接続する半導体装置の製
造方法。
【請求項２】前記複数の汎用機能領域のそれぞれは、
一列のＰチャネル電界効果トランジスタと一列のＮチャ
ネル電界効果トランジスタとを含む少なくとも１つの汎
用機能バンクを含むように形成され、前記特定機能領域
のそれぞれは、それぞれ特定機能を実現する複数の機能
ブロックが一列に配置された少なくとも１つの特定機能
バンクを含むように形成されることを特徴とする請求項
１記載の半導体装置の製造方法。
【請求項３】各汎用機能バンクでは、一列のＰチャネ
ル及び一列のＮチャネル電界効果トランジスタの配列方
向とそれらＰチャネル及びＮチャネル電界効果トランジ
スタのゲート電極の長さの方向とが平行であることを特
徴とする請求項２記載の半導体装置の製造方法。
【請求項４】各汎用機能バンクでは、一列のＰチャネ
ル及び一列のＮチャネル電界効果トランジスタの配列方
向とそれらＰチャネル及びＮチャネル電界効果トランジ
スタのゲート電極の長さの方向とが直交することを特徴
とする請求項２記載の半導体装置の製造方法。
【請求項５】前記複数の機能ブロックのそれぞれはフ
リップフロップとして形成されていることを特徴とする
請求項２記載の半導体装置の製造方法。
【請求項６】前記フリップフロップはセット／リセッ
トスキャンフリップフロップであることを特徴とする請
求項５記載の半導体装置の製造方法。
【請求項７】前記複数の機能ブロックのそれぞれは同
一の機能を果たすように形成されているとともに、前記
複数の機能ブロックに少なくとも１つの共通の信号が入
力されることを特徴とする請求項２記載の半導体装置の
製造方法。
【請求項８】それぞれ複数のトランジスタを備えてい
るとともに所望の電気回路の１つ以上の特定の機能ブロ
ックを実現するために用いられる複数の特定機能領域
と、それぞれ複数のトランジスタを備えた複数の汎用機
能領域とが交互に形成された半導体基板を有する半導体
装置。
【請求項９】前記複数の汎用機能領域のそれぞれは、
一列のＰチャネル電界効果トランジスタと一列のＮチャ
ネル電界効果トランジスタとを含む少なくとも１つの汎
用機能バンクから構成され、前記特定機能領域のそれぞ
れは、それぞれ特定機能を実現する複数の機能ブロック
が一列に配置された少なくとも１つの特定機能バンクか
ら構成されていることを特徴とする請求項８記載の半導
体装置。
【請求項１０】各汎用機能バンクでは、一列のＰチャ
ネル及び一列のＮチャネル電界効果トランジスタの配列
方向とそれらＰチャネル及びＮチャネル電界効果トラン
ジスタのゲート電極の長さの方向とが平行であることを
特徴とする請求項９記載の半導体装置。
【請求項１１】各汎用機能バンクでは、一列のＰチャ
ネル及び一列のＮチャネル電界効果トランジスタの配列
方向とそれらＰチャネル及びＮチャネル電界効果トラン
ジスタのゲート電極の長さの方向とが直交することを特
徴とする請求項９記載の半導体装置。
【請求項１２】前記複数の機能ブロックのそれぞれは
フリップフロップとして動作し得ることを特徴とする請
求項９記載の半導体装置。
【請求項１３】前記フリップフロップはセット／リセ
ットスキャンフリップフロップであることを特徴とする
請求項１２記載の半導体装置。
【請求項１４】前記複数の機能ブロックのそれぞれは
同一の機能を果たすことができるとともに、前記複数の
機能ブロックに少なくとも１つの共通の信号が入力され
ることを特徴とする請求項９記載の半導体装置。