JPS5897847A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS5897847A JPS5897847A JP19738781A JP19738781A JPS5897847A JP S5897847 A JPS5897847 A JP S5897847A JP 19738781 A JP19738781 A JP 19738781A JP 19738781 A JP19738781 A JP 19738781A JP S5897847 A JPS5897847 A JP S5897847A
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- 229920005591 polysilicon Polymers 0.000 claims abstract description 33
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- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 6
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する分野〕 一
本発明は一積回繍装置の構造に関する。特に、セル利用
率の高いマスタースライス方式の基本セルの構造に関す
るものである。
率の高いマスタースライス方式の基本セルの構造に関す
るものである。
近縁、通信機中計算機等の集積回路化が進み、これによ
りマスタースライス方式のxasx(大規模集積回路)
が利用されるようになってきた。マスタースライス方式
では特にスピードおよび省電力の点から0M08タイプ
のものの利用が多い。
りマスタースライス方式のxasx(大規模集積回路)
が利用されるようになってきた。マスタースライス方式
では特にスピードおよび省電力の点から0M08タイプ
のものの利用が多い。
マスタースライス方式は、あらかじめ定められた導電に
輩08)ランジスタを形成しておき、このソース、ドレ
イン、7−)、に独立に接続する丸めのコンタクト孔を
配し、アルミニウム導電膜の1層まえは2層構造を利用
して相互の接続をとり回路を形成する4のである。この
場合に、アルミニウム導電膜の配線本数による配線部の
利用制約およびトランジスタ部の構造上の利用制約があ
る。
輩08)ランジスタを形成しておき、このソース、ドレ
イン、7−)、に独立に接続する丸めのコンタクト孔を
配し、アルミニウム導電膜の1層まえは2層構造を利用
して相互の接続をとり回路を形成する4のである。この
場合に、アルミニウム導電膜の配線本数による配線部の
利用制約およびトランジスタ部の構造上の利用制約があ
る。
これらの制約はそれぞれ独立に与えられる制約で69、
配線部の利用制約は全体のチップ寸法と回路規模との兼
ね合いで決められる。また、構造上の利用制約は基本セ
ルの構造に関係する。基本セルはトランジスタの小グル
ープ群であシこの構造によってチップ全体の基本セル数
に対して利用できないトランジスタの数が増えてセル利
用率が下がる。セル利用率の向上はマスタースライス方
式XBXK与えられた最も重要な緘1題である。
配線部の利用制約は全体のチップ寸法と回路規模との兼
ね合いで決められる。また、構造上の利用制約は基本セ
ルの構造に関係する。基本セルはトランジスタの小グル
ープ群であシこの構造によってチップ全体の基本セル数
に対して利用できないトランジスタの数が増えてセル利
用率が下がる。セル利用率の向上はマスタースライス方
式XBXK与えられた最も重要な緘1題である。
[111に、従来例の0M0Bタイプのマスタースライ
スLSIの基本セルの概略平面図を示す。
スLSIの基本セルの概略平面図を示す。
MIlシリプン基板1の上のPウェル2 K N+ :
/ −ストレイy層3とP+サブコンタクト層4とグー
) g 17 S/ 9コン5ム、5Bとを有する2個
のNチャンネルMO!)ランジスタが形成されるととも
に、P+ソースドレイン層6とN+サブコンタクト層7
とゲートポリシリコン8ム、8Bとを有する2個のPチ
ャンネルMO8)ランジスタが形成されている。これに
1個の貫通ポリシリコン9とが加わり、それぞれにコン
タクト孔1oが設けられアルミニウム導電膜のvDD線
11ムとV8. @ IIBが設けられ全体で基本セル
を構成する。
/ −ストレイy層3とP+サブコンタクト層4とグー
) g 17 S/ 9コン5ム、5Bとを有する2個
のNチャンネルMO!)ランジスタが形成されるととも
に、P+ソースドレイン層6とN+サブコンタクト層7
とゲートポリシリコン8ム、8Bとを有する2個のPチ
ャンネルMO8)ランジスタが形成されている。これに
1個の貫通ポリシリコン9とが加わり、それぞれにコン
タクト孔1oが設けられアルミニウム導電膜のvDD線
11ムとV8. @ IIBが設けられ全体で基本セル
を構成する。
この従来例基本セルは、第2図に示す略図で表わすこと
ができる。従来の、基本セルは第5図または第4図で示
すようにPチャンネルMO8τとNチャンネルMO8丁
とが同じ数だけ存在し、そのトランジスタ間をN+ソー
スドレイン層3、またFiP+ソースドレイン層6がつ
ないでいた。ここで、本質的にはPチャンネルMO8テ
とyチャン*#MO51テのゲートポリシリコン5(5
ム、5B)、8(8ム、8B ) d@ Sm1lC示
fヨ? Kつ1kかっても、を九トランジスタ数が第5
図に示すように増えても、また図に#i省略しているが
貫通線の数が変化しても同一とみなしてよい。
ができる。従来の、基本セルは第5図または第4図で示
すようにPチャンネルMO8τとNチャンネルMO8丁
とが同じ数だけ存在し、そのトランジスタ間をN+ソー
スドレイン層3、またFiP+ソースドレイン層6がつ
ないでいた。ここで、本質的にはPチャンネルMO8テ
とyチャン*#MO51テのゲートポリシリコン5(5
ム、5B)、8(8ム、8B ) d@ Sm1lC示
fヨ? Kつ1kかっても、を九トランジスタ数が第5
図に示すように増えても、また図に#i省略しているが
貫通線の数が変化しても同一とみなしてよい。
この従来IFIO場合に、トランジスタ数が5個以上の
Pおよび夏チャンネルMO&?ペアで作られているとき
、第5図に示す2個のイイバータを組む場合忙は、第6
図に示す配線しか存在しない。
Pおよび夏チャンネルMO&?ペアで作られているとき
、第5図に示す2個のイイバータを組む場合忙は、第6
図に示す配線しか存在しない。
こOli!−では3′および6′で示す舅十ソースドレ
イン層および!+ソースドレイン層層比出力端子の存在
の丸め利用できず、ポリン1Jコフ層Xで示す1個のト
ランジスタペアは使用不可と16セル利用率の低下をも
たらす。また、第7図に示す3M0R11路と2 M
ORH路を作ると、第8図に示す配線になり出力端子G
のために6’、3’で示すP+ソースドレイン層および
葺+ソースドレイン層は利用できず、ポリシリコン層I
で示すトランジスタペアは使用不可となりセル利用率の
低下をもたらす。
イン層および!+ソースドレイン層層比出力端子の存在
の丸め利用できず、ポリン1Jコフ層Xで示す1個のト
ランジスタペアは使用不可と16セル利用率の低下をも
たらす。また、第7図に示す3M0R11路と2 M
ORH路を作ると、第8図に示す配線になり出力端子G
のために6’、3’で示すP+ソースドレイン層および
葺+ソースドレイン層は利用できず、ポリシリコン層I
で示すトランジスタペアは使用不可となりセル利用率の
低下をもたらす。
このように、従来の基本セルはセル利用率が悪く集積化
する回路規模に対する制約が強い欠点がある。
する回路規模に対する制約が強い欠点がある。
本発明はこの点を改良する亀ので、セル利用率の高い基
本セルの構造を提供することを目的とする。
本セルの構造を提供することを目的とする。
〔本発明の要旨〕
本発明は、第1導電型シリコン基板上に形成され九第2
導電型ソー4−ドレイン層と第1導電塁ナプコンタクト
層とゲートポリシリコンとを有する第2導電−チャンネ
ルのMOn!)うyジスpと、前記第1導電型シリコン
基板上の第2導電蓋ウエル上に形成された第1導電量の
ソースドレイン層と第2導電型サブコンタクト層とゲー
トボリシリコンとを有する第1導電型チヤンネルのMo
8 )ランジスタと、前記第1導電型シリコン基板と前
記第2導電型ウエルとを貫通する1個の貫通ポリシリコ
ンと、前記第1導電型チヤンネルのMo8トランジスタ
および前記第2導電屋チヤンネルのMo1)ツンジスタ
に電源電圧を印加する丸めのアルミニウム導電膜とを備
え、各ソースドレイン層、ゲートポリシリコンおよび貫
通ポリシリコンに形成されたコンタクト孔を介して集積
回路を結線させる集積回路装置において、前記第1導電
型シリコン基板上に、少なくとも1個の独立の第2導電
型チヤンネルのM08トランジスタとソースドレイン層
を介して直列接続された少なくとも2個以上の第2導電
型チヤンネルのM08トランジスターとが形成され、前
記第2導電型ウエル上に少なくと41個の第1導電渥チ
ヤンネルのM08トランジスタとソースドレイン層を介
して直列接続され九少なくとも2個以上の第一□j導電
型チャンネルのMO日トランジスタとを形成されたこと
を特徴とする。
導電型ソー4−ドレイン層と第1導電塁ナプコンタクト
層とゲートポリシリコンとを有する第2導電−チャンネ
ルのMOn!)うyジスpと、前記第1導電型シリコン
基板上の第2導電蓋ウエル上に形成された第1導電量の
ソースドレイン層と第2導電型サブコンタクト層とゲー
トボリシリコンとを有する第1導電型チヤンネルのMo
8 )ランジスタと、前記第1導電型シリコン基板と前
記第2導電型ウエルとを貫通する1個の貫通ポリシリコ
ンと、前記第1導電型チヤンネルのMo8トランジスタ
および前記第2導電屋チヤンネルのMo1)ツンジスタ
に電源電圧を印加する丸めのアルミニウム導電膜とを備
え、各ソースドレイン層、ゲートポリシリコンおよび貫
通ポリシリコンに形成されたコンタクト孔を介して集積
回路を結線させる集積回路装置において、前記第1導電
型シリコン基板上に、少なくとも1個の独立の第2導電
型チヤンネルのM08トランジスタとソースドレイン層
を介して直列接続された少なくとも2個以上の第2導電
型チヤンネルのM08トランジスターとが形成され、前
記第2導電型ウエル上に少なくと41個の第1導電渥チ
ヤンネルのM08トランジスタとソースドレイン層を介
して直列接続され九少なくとも2個以上の第一□j導電
型チャンネルのMO日トランジスタとを形成されたこと
を特徴とする。
第9図は本発明第一実施例の要部構造図である。
第1図で示した従来例と比較すると、Pチャンネルおよ
びNチャンネルのポリシリコンペア5Aと8ム、5Bと
8B、 50と80とにおいて、P十ン−スドレイン層
が6ムと6B、11+ソ一スドレイン層が3ムと3Bに
分割されており、各分割ソースドレイン層で直列となる
トランジスタ数が相違する点に特徴がある。
びNチャンネルのポリシリコンペア5Aと8ム、5Bと
8B、 50と80とにおいて、P十ン−スドレイン層
が6ムと6B、11+ソ一スドレイン層が3ムと3Bに
分割されており、各分割ソースドレイン層で直列となる
トランジスタ数が相違する点に特徴がある。
すなわちP+ソースドレイン層6ムではゲートポリシリ
コン8ムで示す1@のPチャンネルMO8T% N+ソ
ースドレイン層3ムではゲートポリシリコン5A、5B
で示す2個のNチャンネルM OB T。
コン8ムで示す1@のPチャンネルMO8T% N+ソ
ースドレイン層3ムではゲートポリシリコン5A、5B
で示す2個のNチャンネルM OB T。
P+ソースドレイン層6Bではゲートポリシリコン8B
、80で示す2個のPチャンネkMOBT、N+ソース
ドレイン層3Bではゲートポリシリコン5Cで示す1個
のNチャンネルMOB?であり、トランジスタペアはゲ
ー、トポリシリコン5ムと8A、5BとgB、50と8
0となっている。
、80で示す2個のPチャンネkMOBT、N+ソース
ドレイン層3Bではゲートポリシリコン5Cで示す1個
のNチャンネルMOB?であり、トランジスタペアはゲ
ー、トポリシリコン5ムと8A、5BとgB、50と8
0となっている。
この略図#i@10図で示されるが第11図に示すよう
にゲートポリシリコンをつないでもよい。このよう力基
本セル構造では、第5図に示す2個のインバータは第1
2図に示す配線で実現できる。
にゲートポリシリコンをつないでもよい。このよう力基
本セル構造では、第5図に示す2個のインバータは第1
2図に示す配線で実現できる。
また、第7図に示す回路の2人力NOR部分(3人力N
OR部分F13個のゲートポリシリコンを利用する九め
ひとつの基本セルを完全に利用する丸め省略する。)/
fi第13図の配線て実現できる。
OR部分F13個のゲートポリシリコンを利用する九め
ひとつの基本セルを完全に利用する丸め省略する。)/
fi第13図の配線て実現できる。
第12図および第15図のいずれもP+ソースドレイン
層6B/および葺+ソースドレイン層3Bが完全に自由
となりゲートポリシリコン!で示す一トランジスタペア
が自由に使える。すなわち、従来のように使用不可とな
るトランジスタペアが生じないためセル利用率は大幅に
向上する。また、NチャンネルMO8丁およびPチャン
ネルMO8Tの単独利用も可能となシ回路設計の自由度
およびセル利用率がさらに向上する。第14図は第15
図に示すグイナtツクフリップフロップ回路のトランス
ファーゲート部分を実現した本のである。
層6B/および葺+ソースドレイン層3Bが完全に自由
となりゲートポリシリコン!で示す一トランジスタペア
が自由に使える。すなわち、従来のように使用不可とな
るトランジスタペアが生じないためセル利用率は大幅に
向上する。また、NチャンネルMO8丁およびPチャン
ネルMO8Tの単独利用も可能となシ回路設計の自由度
およびセル利用率がさらに向上する。第14図は第15
図に示すグイナtツクフリップフロップ回路のトランス
ファーゲート部分を実現した本のである。
第16図は、ソースドレイン層3に、6Bを3ム1.3
ム2.3As % 6Bt 、6B2.6BSのよう
にいくつもつないでひとつの基本ゲートを実現したもの
である。また、第17図に示すよう6cp+ソ一スドレ
イン層6ム1を1個でなく2個以上の直列トランジスタ
になるようにして亀よ<、M+ソースドレイン層31h
K示すようにゲートポリシリコン5I、5Yとのペア
をP+ソースドレイン層6B2のゲートポリシリコンg
X、gYとペアをとるようKしてもよい。また、異なる
構成のソースドレイン層ベア6ム1.3ム1.6ム2.
3ム2と5B、 、3B1.6Bl、3B2とを組合せ
てもよい。
ム2.3As % 6Bt 、6B2.6BSのよう
にいくつもつないでひとつの基本ゲートを実現したもの
である。また、第17図に示すよう6cp+ソ一スドレ
イン層6ム1を1個でなく2個以上の直列トランジスタ
になるようにして亀よ<、M+ソースドレイン層31h
K示すようにゲートポリシリコン5I、5Yとのペア
をP+ソースドレイン層6B2のゲートポリシリコンg
X、gYとペアをとるようKしてもよい。また、異なる
構成のソースドレイン層ベア6ム1.3ム1.6ム2.
3ム2と5B、 、3B1.6Bl、3B2とを組合せ
てもよい。
第18図は本発明第二実施例の要部構造図である。この
第二実施例は、1個のMo8?例えば、PチャンネルM
O8TをMgシリコン基板1のみに複数個形成したもの
である。このようにMo8Tを形成しても、第−実ms
と同様な接続を行うことができる。
第二実施例は、1個のMo8?例えば、PチャンネルM
O8TをMgシリコン基板1のみに複数個形成したもの
である。このようにMo8Tを形成しても、第−実ms
と同様な接続を行うことができる。
以上説明したように本発明によれば、セル利用率の高い
基本セルの構造を得ることができ、集積度を著しく向上
することができる。
基本セルの構造を得ることができ、集積度を著しく向上
することができる。
第1図〜嬉8図は従来列の要部構成図および結線図。
第9図〜第17図は本発明第一実施例の要部構成図およ
び結線図。 第18図は本発明第二実施列の要部構成図。 1−)i Wシリコン基板、2・・・Pウェル、3・・
・N+ソースドレイン層、4・−・P+サブコンタクト
層、5ム、5B・・NチャンネルMOBTゲートポリシ
リコン、6−P+ソースドレイン層、7・・・N+サブ
コンタクト層、8ム、8B・・・ゲートポリシリコン、
9・・・貫通ポリシリコン、10・・・コンタクト孔。 特許出願人日本電気株式会社 代理人 弁理士弁 出 直 纜 jPll 図 ′!32 図 児 3 図 児 4 図 M 5 図 晃 6 図 児7図 M 8 図 亮 9 口 亮 10 図 児 11 図 蔦 12 図 児 13 図 り 忽 14 図 児 15 図 i:1 1 01 児 16 図 :O 1−。 :O 0 −I層 亮 17 図 仲 陽(1) = :酩
び結線図。 第18図は本発明第二実施列の要部構成図。 1−)i Wシリコン基板、2・・・Pウェル、3・・
・N+ソースドレイン層、4・−・P+サブコンタクト
層、5ム、5B・・NチャンネルMOBTゲートポリシ
リコン、6−P+ソースドレイン層、7・・・N+サブ
コンタクト層、8ム、8B・・・ゲートポリシリコン、
9・・・貫通ポリシリコン、10・・・コンタクト孔。 特許出願人日本電気株式会社 代理人 弁理士弁 出 直 纜 jPll 図 ′!32 図 児 3 図 児 4 図 M 5 図 晃 6 図 児7図 M 8 図 亮 9 口 亮 10 図 児 11 図 蔦 12 図 児 13 図 り 忽 14 図 児 15 図 i:1 1 01 児 16 図 :O 1−。 :O 0 −I層 亮 17 図 仲 陽(1) = :酩
Claims (2)
- (1) 第1導電灘シ゛リコン基板上に形成された第
2導電型ソースドレイン層と第1導電屋サブコンタクト
層とゲートポリシリコンとを有する第2導電型チヤンネ
ルのMO8トランジスタと、前記第1導電型シリコン基
板上の第2導電型ウエル上に形成された第1導電型のソ
ースドレイン層と第2導電型サブコンタクト層とゲート
ポリシリコンとを有する第1導電型チヤンネルのMOB
)う・ンジスタと、前記第1導電型シリコン基板と前記
第2導電型ウエルとを貫通する1個の貫通ポリシリ・コ
ンと、前記第1導電型チヤンネルのMOB)ランジスタ
および前記第2導電置チヤンネルのM08トランジスタ
に電源電圧を印加するためのアルミニ。 ラム導電膜とを備え、各ソースドレイン層、ゲートポリ
シリコンおよび貫通ポリシリコンに形成されたコンタク
ト孔を介して集積回路が結線される集積回路装置におい
′て、前記第1導電型シリコン基板上に、少なくとも1
@の独立の第2導電型チヤンネルのMOB )ランジス
タとソースドレイン層を介して直列接続された少なくと
も2個以上の第2導電型チヤンネルのMOB )ランジ
スタとが形成され、前記第2導電型ウエル上に、少なく
とも1個の第1導電型チヤンネルのMOE! )ランジ
スタとソースドレイン層を介して直列接続された少なく
とも2個以上の第1導電型チヤンネルのMO日トランジ
スタとが形成されたことを特徴とする集積回路装置。 - (2)第1導電型シリコン基板あるいは第2導電型ウエ
ル上のいずれが一方にのみ電気的に独立した1個のMO
B)ランジスタが形成された特許請求の範囲!(1)項
記赦の集積回路装置。−
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19738781A JPS5897847A (ja) | 1981-12-08 | 1981-12-08 | 集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19738781A JPS5897847A (ja) | 1981-12-08 | 1981-12-08 | 集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5897847A true JPS5897847A (ja) | 1983-06-10 |
JPH0122733B2 JPH0122733B2 (ja) | 1989-04-27 |
Family
ID=16373657
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19738781A Granted JPS5897847A (ja) | 1981-12-08 | 1981-12-08 | 集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5897847A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5961047A (ja) * | 1982-09-29 | 1984-04-07 | Hitachi Ltd | 半導体集積回路装置 |
EP0131463A2 (en) * | 1983-07-09 | 1985-01-16 | Fujitsu Limited | Masterslice semiconductor device |
US4589007A (en) * | 1982-09-06 | 1986-05-13 | Hitachi, Ltd. | Semiconductor integrated circuit device |
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JPH023279A (ja) * | 1988-06-20 | 1990-01-08 | Nippon Telegr & Teleph Corp <Ntt> | 相補型misマスタスライスlsiの基本セル |
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