JPH02234469A - Ｃａｄによってレイアウトされた２金属層集積回路ゲート・アレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は集積回路製品に関し、特に電界効果トランジ
スタを異なる機能グループに分離するようゲート分離を
使用するゲート・アレイ・タイプに応用特定のある集積
回路の精製に関する。

〔従来の技術〕

ゲート・アレイは応用特定集積回路（ＡＳＩＣ）として
知られるサブクラスの製品にあるような顧客指定機能を
実行する集積回路を製造するため、広範囲に使用されて
いる。ゲート・アレイの半導体装置はベース・パターン
に設計され、金属化において顧客指定の機能に接続しつ
るウエハに製造される。従って、集積回路半導体装置は
金属化パターンを形成するに必要な短い時間に顧客が希
望するロジック機能を行うよう配線される。

それによって、ベース・セットの予め存在するトランジ
スタと他のアクティブ装置間か接続されて、機能構造を
形成するようにした金属化は、現在２又はそれ以上の金
属化層と、金属化層から半導体領域に接続するコンタク
ト・パターンと、連続的金属化パターンを接続する選択
的に規定された通路とを使用する。

より高い密度により電力消費が低《より大きな機能及び
性能を有するようにした集積回路チップの傾向は同時に
より小さなアクティブ装置セルによって構成されたコン
プリメンタリＭＯＳ　（ＣＭＯＳ）装置の使用の方に進
行している。

規定された領域の半導体チップに形成される電子機能の
数を最大にするゲート・アレイ・ベース・セット又はパ
ターンの設計は単に電界効果トランジスタを小さくする
問題ではない。集積回路の設計ルールはトランジスタの
接続に多くの制約を課すものである。例えば、ゲート・
アレイの設計は最小ポリシリコン幅と、ポリシリコン導
体間の最小スペースと、最小金属幅と、金叫導体間最小
スペースと、最小コンタクト寸法と、最小通路寸法と、
種々の連続層の縦配置に関する制約とを満足しなければ
ならない。その上、ゲート・アレイの技術界では、まだ
半導体チップの単位面積当りの機能密度を最大にするた
めの最良且つ好ましいアプローチに関するコンセンサス
に達しておらず、“ゲートの海”と称する現在の視野の
一端では、全表面が接続可能な電界効果トランジスタで
カバーされ、その他端では、通常トランジスタ領域の２
倍の広いワイヤリング・チャンネル領域によって分離さ
れた長い形状の電界効果トランジスタを使用するゲート
・アレイを有する。

ゲート・アレイの設計による最近の精製はゲート分離の
導入であった。屡々ゲー１・又はセルと称する電界効果
トランジスタのチェインはその下にチャンネル領域を有
する連続するゲート電極によってのみ分離された連続体
に池のドレイン領域として作用するもののソース領域を
有する基板に形成される。アクティブ・トランジスタの
電気的分離は夫々ｐ及びｎ両チャンネルにつき周辺トラ
ンジスタのゲート電極を電源又は接地電位に接続するこ
とによって達成される。その接続及び結合は金属化にお
いて達成される。分離及び電子機能を達成するためのゲ
ートの接続は回路設計者の機能説明に応じて、コンピュ
ータ設計装置により行われる。

接続のためにチャンネルを組入れるゲート・アレイ及び
標準セル構造は米国特許第４，　１６１，　６６２号及
び第４．　６６１，　８１５　’号の主題である。

〔発明が解決しようとする問題点〕

上記の従来技術のどちらにも、トランジスタ領域に対す
る最良チャンネル比を規定する試みかなされていない。

それらは、更に、基板及びゲート・ポリシリコンの両方
に対し完全コンタクト形成を可能にすると共に、ほぼ一
致したトランジスタ・ゲート電極ピッチと金属化ピッチ
を有し、半導体の単位面積当り実行する機能を晟大にす
るような最良チャンネル幅を含むチャンネル・ベースＣ
ＭＯＳゲート分離構造を使用した高密度ゲート・アレイ
・アーキテクチャが依然として必要である。

〔問題点を解決するための手段〕

この発明は上記の問題点を解決するために下記の如き構
成とした。すなわちこの発明の特徴はチャンネル・タイ
プ・ゲート分離ＣＭＯＳ製品のため、使用しつるセル密
度において最大金属接続経路の可能性と定義されるゲー
ト・アレイ構造及びアーキテクチャを有することである
。好ましい実施例は接続のための重複金属層と共に単一
ポリシリコン層ゲート電極ベース・セル構造を含む。セ
ル密度は、そのポリシリコン・ゲート電極及びノ９ッド
・パターンが金属レベル・グリ・ソド・（夕一ンに対し
てグリッドの半分だけシフトされるようにした電界効果
トランジスタ・ゲート電極構造の使用を通して最良化さ
れる。シフトの結果、各トランジスタ・セルはゲート電
極と平行にトランジスタを横切って延びる金属層を持つ
ことができる。

又、それは基板とポリシリコン層両方に十分コンタクト
することができ、従来の設計ルールに反せずに連続金属
層間に通路を持つことができる。

この発明の第２の面において、ＣＭＯＳゲート分離電界
効果トランジスタ●セルの隣接チェイン間のチャンネル
領域が３つの金属化ラインを保持するために最良の幅を
有するということである。

〔実施例〕

ゲート分離されたゲート・アレイ製品は応用特定集積回
路（ＡＳＩＣ）の製造における重要な最近の活動主題で
あった。第１図は米国特許第４，　７４５，　０８４号
に述べられている比較的最近の構造である。第１図は、
全体として夫々連続するゲート電極６．７によって分離
された連続的ｐ−チャンネル・ソース／ドレイン拡散領
域３及びｎ−チャンネル・ソース／ドレイン拡散領域４
と共に、各ゲート電極の下にそれらのチャンネル領域を
有する夫々チェインに配置された連続するｐ−チャンネ
ル・トランジスタｌ及び隣接して置かれたｎ−チャンネ
ル・トランジスタ２を示す。

ソース／ドレイン領域とゲート電極とを接続する連続的
タブ８のスペースは電界効果トランジスタ●チェインの
ための最小ピッチを確立する。

部、これは、ソース／ドレイン領域とゲート・ポリシリ
コン・パターンと金属パターンとコンタクトと通路とは
最小幅と最小コプラナ及び不コブラナ接近寸法とを有す
るということを強制するという設計ルールに寄与するも
のである。第１図の先行技術において、第ｌの金属層パ
ターン９のピッチは公称連続する電界効果トランジスタ
・セルのピッチの半分であるということは明らかである
。

第ｌ図の構造では、金属の共通配線の下にソース／ドレ
イン領域及びゲート電極両方を置く試みにおいて、ソー
ス／ドレイン領域４及びポリシリコン・ゲート電極６の
寸法を減じることはできない。

金属９とポリシリコン６又はソース／ドレイン拡散領域
４との間の接続のためのコンタクトの寸法は減少の最低
限界を課する。その上、そうしないと常にそのような状
況に遭遇するであろうステップ・カバー間の問題のため
、ポリシリコン層の下にある領域において通路及び金属
層間の接続を行うことを許さない設計ルールによって強
制が課される。

従って、金属接続層からその下のソース／ドレイン領域
又はポリシリコン層に対するコンタクトを作る際に完全
に７レキシビリテイを残し、多重金属接続層間に通路を
形成するに十分可能であるようにし、セルのピッチと金
属接続パターンのピッチとを一致させるようにしたゲー
ト・アレイ・セル構造の必要性が残されている。その上
、各セルのソース／ドレイン領域に直隣接した位置にＶ
　ＩＩ　Ｉ１又はｖ１，．から直接良い接合がなされる
ことが望ましい。第１図の先行技術では、良く接合され
たコンタクト１ｌは中間を通し、遠くに置かれたドープ
ド拡散領域ｌ２が作られる。

競争するゲート・アレイはセル・トランジスタを有効に
接続して機能グループを形成する。有能な接続アーキテ
クチャは単位チップ面積当りのゲートの使用を最大にし
、それはチップ・サイズ及びそのコストが争点である場
合には非常に重要である。接続アーキテクチャに関する
ゲート・アレイの設計は幾分反対側に移動する傾向にあ
った。

比較的最近流行の第１の立場は、全半導体表面が電界効
果トランジスタ・ゲート／セルによってカバーされると
いうことを特徴とする“ゲートの海”と称する概念を使
用する。その接続は、多くのセルに対する金属パターン
の接続が機能グループ内のアクティブ装置を形成してそ
れらの使用を有効に排除する。使用者の経験はゲートの
海アレイの通路の可能性は典型的な２人力ナンド・ゲー
ト・グループにおいて４０％の範囲にあるということ示
した。機能の能力において、これは、１００．　０００
ゲートを有するチップは標亭機能グループでは約４０．
　０００ゲートを使用することができるということを意
味する。

最も反対側の展望では、この種のゲート・アレイの設計
はアクティブ・ゲート／セルのチェイン間の広いチャン
ネル・すなわち公称２０金属ラインのピッチに等しいチ
ャンネルを有する。そのような溝成では、９０％通路効
率を経験することも異常ではない。半導体チップ領域の
比較のために広いチャンネルーゲート・アレイ構造は約
３３，　０００ゲーｈ　（１００．０００ゲートのＩ／
３）を持つことができるし、９０％の効率で通路を形成
すれば機能グループにつき３０．　０００ゲートの有効
な生産ゲートを達成できる。

この発明は比較できるサイズの半導体チップに対する接
続して使用しうるゲートに関する両構造を越える。

このゲート・アレイ半導体製造に特に適したこの発明の
実施例の構造アーキテクチャの説明に入る前に、ゲート
・アレイに対する多くの設計制約及びルールを知ること
が必要である。第２図の実施例に課される構造的制約及
び寸法設計ルールは最近のゲート・アレイ技術を代表す
る。最初の一般的制約として２つの金属間の接続はその
下のポリシリコン層の端部と重複しない。次に、通路（
Ｖ＋−＝）　．　　コンタクト及びすべての金属パター
ンはコンピュータ設計のために適切なグリッドを基準に
しなければならない。最小の相対的スペースとして、最
小ポリシリコン・スペースは１グリッドである。最小の
同一グリッドは最初の金属層スペースに適用され、第２
の金属層スペースは１．　５グリッドに延長される。コ
ンタクト及び通路は幅が１グリッドであることが要求さ
れ、ソース／ドレインと、ポリシリコンと、コンタクト
又は通路パターンとを越え、少《とも１／２グリッド延
長した金属ｌ又は金属２領域とによって接続されなけれ
ばならない。ポリシリコン、第１の金属及び第２の金属
ラインの幅はその最小寸法が夫々ｌグリッド、１．　５
グリッド及び２グリッドに制限される。

そのような設計パラメータ及び強制の状態下で確立した
目標はセルのピッチを最低密度の金属ピッチ（この場合
第２の金属ピッチ）に一致させ、第１の金属のパターン
を不当に強制することな《、コンタクトの位置又は通路
の位置に一致するセル横造を作ることであった。しかし
、その目標は自動化されたレイアウト及び通路を容易に
するコンピュータ・エイド設計グリッド●パターンとの
関係において達成されるであろう。

希望する目標は、第２図に示すように、ポリシリコン・
レベル・ゲート電極を半グリッド整列に置換え、第１の
金属層パターンと、第２の金属層パターンと、コンタク
トと、通路とを、単位グリッド・パターンを基準として
達成された。グリッド・パターンがその幅及び相対スペ
ースにおいて、ポリシリコン層の最小寸法と本質的に一
致したとき、とりわけその解決は適切である。このゲー
ト・アレイ・アーキテクチャの半グリッドに対するポリ
シリコン層の整列は特にゲート分離セル争ゲート・アレ
イ・ベース設計に適切であり、そのコンピュータ・エイ
ド設計ツールは高度に構成され、容易に規定されたグリ
ッド・パターンの基礎の妨げとならない。

第２図はコンピュータ・エイド設計システムのビデオ・
ディスプレイに現われるかもしれないグ１ツド・パター
ンＩ３の関係におけるゲート分離されたゲート・アレイ
・パターンの実施例の一部である。第１の金属層は斜線
パターン１４で示される。第２の金属層ｌ６は交差斜線
で示される。

トランジスタ・ゲート電極のための第Ｉのポリシリコン
層パターンは太い出力線ｌ７で示される。

半導体基板のソース／ドレイン拡散は連続するゲート電
極１７間のドット領域ｌ８で示される。第１の金属層と
ソース／ドレイン領域の半導体基板との間の接続をなす
コンタクトはｌ９で示され、第１の金属層とトランジス
タ井戸領域との間のコンタクトは２ｌで示される。第１
の金属層とポリシリコンとの間のコンタクトは２２であ
り、参照番号２３で識別される。第１の金属と第２のそ
れとを接続する通路は２４で示され、ポリシリコン・パ
ターンの端は常に半グリッド基孕に配置され、第１の金
属パターンはグリッド・パターンそれ自体を基準に規定
される。

各コンタクトにおける第１の金属パターンの２つのグリ
ッド最小幅はパッド領域２２においてポＪシリコン層の
半グリッドのずれと一致する。その」二、第１の金属か
ら基板へのコンタクトｌ９は２つのグリッド寸法内に完
全に入る。

多くの最小寸法及びスペースの要求と他の設計的制約と
の同時満足の困難性は過小評価されるべきではない。認
識された流行するこの目的は、セルのピッチを金属層の
最小設計ルール・ピッチに等しくし、金属からポリシリ
コン・ゲート又はソース／ドレインに対するコンタクト
接続をなす完全な性能を保持し、各セル内の金属層間の
通路接続を行うべく、セル構造を規定することであると
いうことを思い出そう。接続に関するこの性能は一連の
セル２６．２７に示され、そこにはｌセルのピッチ・ス
ペース内に第ｌの金属とボリシリコン・パッドとの間の
コンタクトと、第１の金属と基板との間のコンタクトと
、第Ｉの金属と第２の金属との間の通路とが、最小寸法
及び相当なスペース又は通路位置をおかさずに、コンピ
ュータ・エイド設計システムで動作するに適したグリッ
ドの骨格の中で現れるであろう。

ポリシリコン・ゲート電極パターンは１グリッド最小相
対スペース寸法を犯すことなくグリッド●パターンに整
列することができ、それでも第１の金属からポリシリコ
ン又は半導体基準に対するコンタクトを保持することが
できるが、変換されたポリシリコン拳ゲート・パターン
はポリシリコン・パターンとの重複の発生により通路位
置の設計制約を犯すであろう。そのようなグリッド整列
ポリシリコン・パターンに対する第１又は第２の金属パ
ターンのアナログ翻訳はコンタクト又は通路の設置で、
又はその代替物で同様な基本的制約を犯し、セルのソー
ス／ドレイン領域内の通路の使用で制約を受ける。金属
ピッチの増加は、機能密度が重要事項の場合には明らか
に重要な解決法ではない。

第３図はセル・アーキテクチャの他の実施例を示す。そ
れは平行且つ隣り合うチェインの配線チャンネル３ｌで
分離されたｐ−チャンネル・トランジスタ２８及びｎ−
チャンネル拳トランジスタ２９を含む。この発明の他の
面によると、配線チャンネルは３つのセルのピッチ寸法
に等しい幅を有するように規定され、３つの隣り合う金
属又は拡散導線を通すことができる。１つのポリシリコ
ン層及び２つの金属層で構成され、セルのピッチと一致
するピッチを有するＣＭＯＳゲート分離アレイについて
、第ｌと第２の金属、第３の金属線のピッチに対応する
チャンネル幅は配線のための領域と使用可能なゲートを
基準にセルに割当てられた領域との最良のバランスを提
供するということがわかった。例えば、チャンネル３ｌ
の幅の増加はセルのより多くの接続を可能にするが、チ
ップ領域の再割当を生じさせる。その結果発生するセル
・ゲート・カウントのロスはより大きな接続に寄与した
機能利得を越える。同様にして、チャンネル幅の減少は
セル・カウントの利得より大きな使用しないゲートの増
加を生じさせる。

第３図は、この発明の他の特徴を示す。拡散抵抗３２は
ゲート・アレイのセルに対する急速且つ直接接続のため
チャンネル領域３ｌに形成される。

接続されない抵抗３２は書込のためにチャンネル３１の
使用を制限せず、それらは基板内に存在し、金属ｌ及び
金属２配線レベル両方から電気的に絶縁される。その結
果、複数の抵抗はゲート・アレイのためのベース・セッ
トの形成中に形成される。

そこで抵抗はその他の点でアレイのセル・カウントに影
響を与えることな《任意な接続に使用可能である。その
上の特徴として、その抵抗の物理的近似性は電気及び温
度パラメータは一致しやすいことである。例えば、チャ
ンネル３２に示す抵抗３２の組は交差接続されて、精密
な差動応用のために要求されるかもしれないマッチング
を最大にする。

３セル・ピッチに等しい幅のチャンネル領域と組合わせ
たゲート・ポリシ゜リコン層の半グリッド整列は特に高
度に使用しうるゲート密度を有するゲート・アレイを提
供する。このアーキテクチャは基板又はポリシリコン層
に対するコンタクトとセル・トランジスタの各ソース／
ドレイン領域内の通路を形成する完全な能力を与えると
共に金属ピッチにマッチするセル・ピッチを提供する。

金属化ピッチ及びマッチド・セルを有する上記のＣＭＯ
Ｓ設計のため、３金属化線チャンネル幅はセル・カウン
トと典型的なランダム的ロジックの応用のためのセルの
使用との間の最良のバランスを提供する。チャンネル３
１の幅は明らかにゲート・アレイ製品の製造に使用する
金属化層の数に関係する。

た装置とを示すこの発明のレイアウト構成を表わした略
図である。

図中、ｌ・・・ｐ−チャンネル・トランジスタ、２・・
・ｎ−チャンネル拳トランジスタ、３，４・・・ｐ及び
ｎチャンネル・ソース／ドレイン拡散領域、６．７・・
・ゲート電極、８・・・タブ、９・・・金属層パターン
、Ｉ１・・・コンタクト、１２・・・ドープド拡散領域
。

出願代理人 斉 藤 動

【図面の簡単な説明】

第１図は、従来技術のゲート・アレイ構造の略図、 第２図は、この発明で接続されたゲート分離されたゲー
ト拳アレイの拡大部の略図、

Claims (1)

1. 【特許請求の範囲】 １）ポリシリコン・ゲート分離電界効果トランジスタ・
   チェインで構成された２金属層集積回路ゲート・アレイ
   であって、 前記電界効果トランジスタのソース／ドレ イン領域に対するグリッド基準と、 前記グリッドに対し配列された第１の金属 層パターンと、 前記グリッドに対し配列された第２の金属 層パターンと、 前記グリッドに対し配列されたソース／ド レイン、コンタクトと、 前記グリッドに対し配列された金属内通路 半グリッドに対し配列されたゲート・ポリ シリコン・パターンとを含む２金属層集積回路ゲート・
   アレイ。 （２）隣接するコンプリメンタリ対のチェーンにポリシ
   リコン・ゲート分離電界効果トランジスタを構成する２
   金属集積回路ゲート・アレイであって、３本の金属ライ
   ンを形成するに適したチャンネル幅を有する隣り合うチ
   ェーン対の間にチャンネル領域が存在することを特徴と
   する２金属層集積回路ゲート・アレイ。