JPH02307262A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は一般に半導体記憶装置に関するものであり、
より特定的には、記憶容量を増大できるように改良され
た半導体記憶装置に関する。この発明は、さらにそのよ
うな半導体記憶装置を製造する方法に関する。

［従来の技術］ ＩＣメモリは、多数の記憶素子からなるメモリセルアレ
イと、入出力に必要な周辺回路から構成されており、そ
れらは同一基板上に形成されている場合が多い。

第５図は、一般のＲＡＭの構成の一例を示すブロック図
である。図を参照して、メモリセルアレイ１には、複数
のワード線および複数ビット線が互いに交差するように
配置されている。これらのワード線とビット線との各交
点には、メモリセルが設けられている。メモリセルの選
択は、Ｘアドレスバッファ・デコーダ２によって選択さ
れた１つのワード線とＹアドレスバッファ・デコーダ３
によって選択された１つのビット線との交点をもとに行
なわれる。選択されたメモリセルにデータが書込まれた
り、あるいはそのメモリセルに蓄えられていたデータが
読出されたりするが、このデータの書込／読出の指示は
Ｒ／Ｗ制御回路４によって与えられる読出／書込制御信
号（Ｒ／Ｗ）によって行なわれる。データの書込時には
、入力データ（Ｄｉｎ）がＲ／Ｗ制御回路４を介して選
択されたメモリセルに入力される。一方、データの読出
時には、選択されたメモリセルに蓄えられているデータ
がセンスアンプ５によって検出された後、増幅され、デ
ータ出力バッファ６を介して出力データ（Ｄｏｕｔ）と
して外部へ出力される。

第６図はメモリセルの書込／読出動作を説明するために
示されたダイナミック型メモリセルの等価回路図である
。

図を参照して、ダイナミック型メモリセルは１組の電界
効果型トランジスタ７とキャパシタ８とからなる。電界
効果型トランジスタ７のゲート電極はワード線９に接続
される。キャパシタ８に接続される電界効果型トランジ
スタ７のソース／ドレイン電極はビット線１０に接続さ
れる。データの書込時にはワード線９に所定の電位が印
加される。それによって、電界効果型トランジスタ７が
導通し、ビット線１０に印加された電荷がキャパシタ８
に蓄えられる。一方、データの読出時にはワード線９に
所定の電位が印加される。それによって、電界効果型ト
ランジスタ７が導通し、キャパシタ８に蓄えられていた
電荷がビット線１０を介して取出される。

第７図は溝型キャパシタメモリセルを備える従来の半導
体記憶装置の平面図であり、第８図は第７図における■
−■線に沿う断面図である。

これらの図を参［１αして、半導体基板１１の主表面に
は、活性領域２１を分離するための素子間分離用絶縁膜
１２が形成されている。さらに、半導体基板１１の主表
面上にはゲート酸化膜１３を介してゲート電極１４（ワ
ード線９に対応）が形成されている。ゲート電極１４は
多結晶シリコンで形成される。半導体基数１１の主表面
上であって、かつゲート化Ｆ５１４の両側に位置する部
分には、ソース／ドレイン領域１７．１８が形成されて
いる。半導体基板１１の主表面には、溝１５が形成され
ている。溝１５の内壁面には、ストレージノード１６が
形成されている。ストレージノード１６は、不純物を溝
１５の内壁面に注入し、これを拡散させることによって
形成された導電領域である。ストレージノード１６とソ
ース／トレイン領域１７とは、半導体基板１１の主表面
上に設けられた連結用の不純物拡散層１９で電気的に接
続されている。

溝１５の内壁面を覆うようにキャパシタ絶縁膜２０が設
けられている。キャパシタ絶縁膜２０の一端は、素子間
分離用絶縁膜１２の上にまで延びている。キャパシタ絶
縁膜２０を覆うように、セルプレー１・２２が設けられ
ている。セルプレート２２の一部は、７ｍ１ｓ内に埋込
まれている。

ゲート電極１４およびセルプレート２２を含む半導体基
板１１の表面全面に居間絶縁膜２３が設けられている。

層間絶縁膜２３にはコンタクトホール２４が形成されて
いる。このコンタクトホール２４を介して、ビット線２
５がソース／ドレイン領域１８に接続されている。

以上のように構成されている半導体記憶装置は、ワード
線９か選択されて、ゲート電極１４に所定の電位が印加
されることによって、ソース／ドレイン領域１７．１８
間を導通させて、読出／書込動作を行なうのである。

次に、上述したような溝型キャパシタを備える従来の半
導体記憶装置の製造方法について説明する。

第９Ａ図を参照して、半導体基板１１の主表面に活性領
域を他の活性領域から分離するための、素子間分離用絶
縁膜１２を形成する。次に、半導体基板１１上に、電界
効果型トランジスタのゲート酸化膜１３、ゲート電極１
４、および酸化膜２６を形成する。これらは、半導体基
板１１上に熱酸化膜、多結晶シリコン膜、ＣＶＤ５ｉＯ
□膜を順次形成し、その後、これらの薄膜をフォトリソ
グラフィ法でドライエツチングすることによって得られ
る。

次に、第９Ｂ図を参照して、半導体基板１１の主表面に
向けて、Ｎ型不純物イオン２７を自己整合的に注入する
。その後、熱処理を行なうことにより、半導体基板１１
の主表面上であって、かつゲート電極１４の両側に位置
する部分に、第１の不純物拡散領域２８が形成される。

次に、第９Ｃ図を参照して、ゲート電極１４の側壁にサ
イドウオールスペーサ２９を形成する。

次に、第９Ｄ図を参照して、半導体基返１１の表面全面
に、エツチング用のフォトレジスト３０を形成する。そ
の後、溝を形成すべき領域の上部分に所望の形状の開口
部かできるように、フォトレジスト３０をフォトリソグ
ラフィ法によりパターニングする。その後、このパター
ニングされたフォトレジスト３０をマスクにして、半導
体基板１１の主表面の選択エツチングを行なうと（たと
えば、選択性がでるようにその条件が選ばれた反応性イ
オンエツチングで行なわれる。）、半導体基板１１の主
表面に溝１５か形成される。その後、フォトレジスト３
０が除去される。

その後、第９Ｅ図を参！！ｌ：（して、回転イオン注入
法によって、溝１５の内壁面（側壁面および底１ｆｉ）
にＮ型不純物イオン２７をイオン注入する。イオン注入
後熱処理を行なうと、溝１５の内壁面に、第１の不純物
拡散領域と連なった第２の不純物拡散領域３１が形成さ
れる。

次に、第９Ｆ図を参照して、溝１５の内壁面を含む半導
体基板１１の全面に窒化膜３２を成膜し、その後、この
窒化膜３２の熱酸化を行なう。その後、溝１５の内部を
含む半導体基板１１の全面に多結晶シリコン膜３３を形
成する。その後、この多結晶シリコン膜３３の上に、エ
ツチング用のフォトレジスト３４を形成する。その後、
フォトレジスト３４を所望の形状にパターニングし、こ
のパターニングされたフォトレジスト３４をマスクにし
て、選択エツチング法によって、窒化膜３２および多結
晶シリコン膜３３をパターニングする。

これによって、それぞれ、キャパシタ絶縁膜およびセル
プレート電極が得られる。

次に、第９Ｇ図を参照して、半導体基板１１の全面に層
間絶縁膜２３をＣＶＤ法によって堆積する。その後、層
間絶縁膜２３にコンタクトホール２４を形成し、このコ
ンタクトホールを介して、ビット線１０を第１不純物拡
散領域２８に接続すると、第８図に示す半導体記憶装置
が得られる。

ところで、このような溝型キャパシタを備える半導体記
憶装置においては、その記憶容量の増大は、第８図を参
照して、１ｇ１５の深さを深くすることによって実現さ
れる。

さて、半導体記憶装置の記憶容量を増大させる他の方法
として、溝型キャパシタとスタックトキャパンタの両者
を備えた半導体記憶装置も提案されている。

第１０図は、特開昭６２−１９０８６８号公報に開示さ
れている、溝型キャパシタとスタックドキャパシタの両
者を備えた半導体記憶装置の断面図である。

第１０図を参照して、半導体基板１１の主表面に溝１５
が形成されている。溝１５の周辺部の半導体基板１１の
表面近傍に、ＭＯＳトランジスタのソース領域３５とド
レイン領域３６が形成されている。ソース領域３５とド
レイン領域３６とをまたがるようにゲート電極３７が形
成されている。

溝１５の内壁面には不純物拡散層３８が設けられ、この
不純物拡散層３８はソース領域３５に接続されている。

溝１５の内面を覆うように絶縁膜３つを介して第１導電
層４０が形成されている。第１導電層４０の上には、絶
縁膜４１を介して、第２の導電層４２が形成されている
。

この半導体記憶装置では、ソース領域３５と、不純物拡
散層３８と、セルプレートである第１導電層４０と、絶
縁膜３９とから溝型キャパシタが形成される。そして、
この溝型キャパシタの上に、第２導電層４２と、絶縁膜
４１と、第１導電層４０とから構成されるスタックドキ
ャパシタか形成される。溝型キャパシタとスタックドキ
ャパシタが直列に接続されており、これによって、メモ
リセル容量が大きくなっている。このような溝型キャパ
シタおよびスタックドキャパシタの両者を備えた半導体
記憶装置は、特開昭６２−２４８２４８号公報、特開昭
５０−６５５９号公報、特開昭６．２−３７９６２号公
報、および特開昭６２−７１５３号公報にも開示されて
いる。

［発明が解決しようとする課題］ 第８図に示す溝型キャパシタを備える半導体記憶装置で
は、上述したとおり、キャパシタ容量を大きくするため
には、／１１？１５を深くしなければならない。しかし
、溝１５を深くすることは、口産性において問題点があ
る。

また、第１０図に示す、溝型キャパシタとスタックドキ
ャパシタの両者を備える半導体記憶装置では、溝型子ヤ
バシタを形成した後、さらにその上に、スタックドキャ
パシタを形成しなければならないので、両者の位置合わ
せに、高度の正確性が要求され、製造工程上、問題点が
ある。

それゆえに、この発明の目的は、量産化が容易になるよ
うに改良すると同時に、記憶容量を増大できるように改
良された、溝型キャパシタを含む半導体記憶装置を提供
することにある。

この発明の他の目的は、集積度を減じることなく、記憶
容量の高められた、溝型キャパシタを含む半導体記憶装
置の製造方法を提供することにある。

［課題を解決するための手段］ この発明に従う半導体記憶装置は、溝型キャパシタに蓄
えられた電荷の有無によって情報を記憶するものである
。当該半導体記憶装置は、主表面を有する半導体基板を
備えている。半導体基板の上にはトランジスタが形成さ
れている。半導体基板の主表面には溝が形成されている
。溝の内壁面には第１導電領域が形成されている。半導
体基板の主表面には、上記第１導電領域と上記トランジ
スタとを電気的に接続する第２導電領域が設けられてい
る。第２導電領域上には、該第２導電領域と接触するよ
うに導電性部材が設けられている。

導電性部材の露出面および上記溝の内壁面を覆うように
、キャパシタ絶縁膜が連続的に設けられている。この午
ヤバシタ絶縁膜を覆うようにセルプレート電極が設けら
れている。

この発明の他の局面に従う、半導体記憶装置の製造方法
においては、まず、半導体基板の主表面上に上記トラン
ジスタのゲート電極が形成される。

次に、上記半導体基板の主表面上であって、かつ上Ｊ己
ゲート電極の両側に位置する部分に、第１の不純物拡散
層が形成される。その後、上記第１の不純物拡散層を形
成した後、前記半導体基板の主表面上に導７ｄ性部材が
堆積される。次に、少なくとも上記溝型キャパシタを形
成すべき領域の上部分に、所望の形状の開口部ができる
ように、上記導電性部材がパターニングされる。その後
、溝型キャパシタ用のｔＩかを形成するために、上記開
口部か形成されることによって露出した上記半導体基板
の主表面の一部が、選択的にエツチング除去される。そ
の後、溝の少なくとも側壁面に、第２の不純物拡散層か
形成される。次に、導電性部材の露出面および上記溝の
内面を覆うように、上記半導体基板の主表面にキャパシ
タ絶縁膜が形成され、このキャパシタ絶縁膜の上にセル
プレート電極か形成される。

Ｃ作用〕 この発明にかかる半導体記憶装置は、溝の内壁に形成さ
れた第１導電領域、キャパシタ絶縁膜およびセルプレー
１・電極とからなる第１のキャパシタと、溝の周辺部上
に設けられた導電性部材、キャパシタ絶縁膜およびセル
プレート電極とからなる第２のキャパシタを備える。そ
れゆえに、この半導体記憶装置では、第２のキャパシタ
の記憶容量分たけ、記憶容二が増大する。また、溝の周
辺部上に導電性部材を設けるので集積度は何ら減少しな
い。

この発明にかかる半導体記憶装置の製造方法によれば、
半導体基板の上に形成された導電性部材を所望の形状に
パターニングし、次にこのパターニングされた導電性部
材をマスクのように用いて自己整合的に半導体基板の主
表面の一部を選択的にエツチング除去し、それによって
、半導体基板の主表面に溝を形成する。それゆえに、半
導体基板の主表面に溝を形成するにあたり、高精度のマ
スク合わせは要求されない。その結果、量産性が向上す
る。

［実施例〕 以下、この発明の実施例を図について説明する。

第１図は、溝型キャパシタメモリセルを備える本発明の
一実施例にかかる半導体記憶装置の平面図であり、第２
図は第１図における■−■線に沿う断面図である。

これらの図を参照して、半導体基板］コの主表面には、
活性領域２１を分離するための素子間分離用絶縁膜１２
が形成されている。半導体Ｗ板１１の主表面上にはケー
ト酸化膜１３を介してゲート電極１４（ワード線９に対
応）が形成されている。ゲート電極１４は、たとえば多
結晶シリコンで形成される。半導体基板１１の主表面上
であって、かつ、ゲート電極１４の両側に位置する部分
には、ソース／ドレイン領域１７．１８が形成されてい
る。半導体基板１１の主表面にはｔｉ’７ｉ１５が形成
されている。Ｆｊ１５の内壁面には、ストレージノード
１６が形成されている。ストレージノード１６とソース
／ドレイン領域１７とは、半導体基板１１の主表面に設
けられた連結用の不純物拡散層１９でγに気的に接続さ
れている。溝１５の周辺部上には、波溝１５を取囲むよ
うに導電性部材４３が設けられている。導電性部材４３
は、ソース／ドレイン領域１７および連結用の不純物拡
散層１つと接触するように設けられている。導電性部材
４３の外縁４３ａはゲート電極１４の上方位置および分
離酸化膜１３の上方位置にまで延びている。導電性部材
４３の内方端面４３ｂと、溝１５の内壁面とは、同一平
面上に形成されている。

この導電性部材４３は、たとえば多結晶シリコンで形成
される。導電性部材４３の露出面および溝１５の内壁面
を覆うように連続的にキャパシタ絶縁膜２０が設けられ
ている。キャパシタ絶縁膜２０を覆うようにセルプレー
ト電極２２か設けられている。半導体基数１１の表面全
面に層間絶縁膜２３が形成されている。層１…絶縁膜２
３にはコンタクｊ・ホール２４が設けられている。この
コンタクトホール２４を介して、ビット線２５がソース
／ドレイン領域１８に接続されている。

この実施例にかかる半導体記憶装置においては、満１５
の内壁面に形成されたストレーンノート〕６とキャパシ
タ絶縁膜２０とセルプレーｔ［ｌＮ！２２とから溝型の
第１のキャパシタが形成され、溝１５の周辺部上に設け
られた導電性部材４３とキャパシタ絶縁ｆｆ２０とセル
プレート電極２２とから第２のキャパシタが形成さ５れ
ている。第１のキャパシタと第２のキャパシタは、キャ
パシタ絶縁膜２０とセルプレート電極２２を共有してい
るので、第１のキャパシタと第２のキャパシタは並列に
接続されていることになる。

実施例にかかる半導体記憶装置は、溝型キャパシタを備
える従来の半導体記憶装置に比べて、第２のキャパシタ
の容量分たけ記憶容量か多くなっている。したがって、
逆に、従来の半導体記憶装置の記憶容量と同じものを１
１？ようとするならば、ｌ：ｉ　１５の深さを浅くでき
る。１ｉｉ１５の深さを浅くすることは、直接的に、量
産性の向上につながる。

また、第２のキャパシタは溝１５の周辺部上に設けられ
るので、集積度は何ら減じない。

次に、第２図に示す半導体記憶装置の製造方法について
説明する。

第３Ａ図を参照して、半導体基板１１の主表面に活性領
域を他の活性領域から分離するための素子間分離用絶縁
膜１２を形成する。次に、半導体基板１１上に、電界効
果トランジスタのゲート酸化膜１３、ゲート電極１４お
よび酸化膜２６を形成する。これらは、半導体基板１１
上に熱酸化膜、多結晶シリコン膜、ＣＶ　Ｄ　Ｓ　ＩＯ
２膜を順次形成し、その後、これらをフォトリソグラフ
ィ法によってドライエツチングすることによって得られ
る。

次に、第３Ｂ図を参照して、半導体基板１１の主表面に
向けて、Ｎ型不純物イオン２７を自己整合的に注入する
。その後、熱処理を行なうことにより、半導体基板１１
の主表面上であって、がっゲート電険１４の両側に（Ｍ
置する部分に、第１の不純物拡散領域２８か形成される
。

次に、第３Ｃ図を参照して、ゲート電極１４の側壁にサ
イドウオールスペーサ２９を形成する。

次に、第３Ｄ図を参照して、半導体基板１１の主表面上
に多結晶シリコンを堆積させて、導電性部材４３を形成
する。

次に、第３Ｅ図を参照して、仝而にエツチング用のフォ
トレジスト３０を形成する。その後、少なくとも溝型キ
ャバ／りを形成すべき領域の上部分に開口部４４ができ
るように、フォトレジスト３０を所望の形状にパターニ
ングする。次に、このパターニングされたフォトレジス
ト３ｏをマスクにして、導電性部祠４３上り択エツチン
グ（たとえば選択性がでるようにその条件が選ばれた反
応性イオンエツチングで行なわれる。）すると、導電性
部材４３にＩｊ＃Ｊ　Ｄ　＃　４５が形成される。また
、このとき、導電性部材４３の外方端縁も所望の形状に
パターニングされる。その後、フォトレジスト３０を除
去する。

次に、第３Ｆ図を参照して、半導体基板１１の表面全面
にエツチング用フォトレジスト４６を形成する。その後
、溝型キャパシタを形成すべき領域の上部分に所望の形
状の開口部４７ができるように、フォトレジスト４６を
パターニングする。

フォトレジスト４６のパターニングはマスクを用いて行
なうのであるが、このときのマスク合わせは正確でなく
てもよい。図のように、開口部４７の端面か開口部４６
の端面と一致しなくてもよい。

このように、マスク合わせを余裕をもって行なえる結果
、生産性が著しく向上する。

その後、導電性部祠４３上りも半導体基板１１を選択的
にエツチングする高選択性エツチング条件のもとで、半
導体基板１］を自己整合的にエツチングし、半導体基板
１１の主表面にｌ＋’？ｉ　１５を形成する。このとき
、エツチングか自己整合的に行なイ〕れるので、導電性
部材４３の開口部の端面４３ｂと溝１５の内壁面とは同
一平面上に形成される。その後、フォＩ・レジスト４６
を除去する。

その後、第３Ｇ図を参照して、回転イオン注入法によっ
て、Δが１５の側壁面および底面にＮ型不純物イオン２
７をイオン注入する。イオン注入後熱処理を行なうと、
溝１５の側壁面および底面に、第１の不純物拡散領域２
８と連なった第２の不純物拡散領域３１か形成される。

次に、第３Ｈ図を参照して、導電性部材４３の露出面お
よび溝１５の内面を覆うように、半導体基板１１の主表
面に窒化膜５０を形成する。その後、この窒化膜５０は
熱酸化される。

次に、第３１図を参照して、窒化膜５０を覆うように半
導体基板１１の表面全面に多結晶シリコン膜４９を形成
する。次に、半導体基板１１の表面全面にエツチングフ
ォトレジスト４８を形成する。その後、エツチングフォ
トレジスト４８を所望の形状にパターニングする。

次に、第３Ｉ図および第３Ｊ図を参照して、多結晶シリ
コン膜４つと窒化膜５０をパターニングすると、所望の
形状のキャパシタ絶縁膜２０とセルプレート電極２２が
得られる。

次に、第３に図を参照して、半導体基板１１の表面全面
に、層間絶縁膜２３をＣＶＤ法により堆積する。このと
き、層間絶縁膜の一部分は満１５の内部に埋込まれる。

その後、居間絶縁膜２３にコンタクトホール２４を形成
し、このコンタクトホール２４を介して、ピント線１０
を第１不純物拡散領域２８に接続すると、第２図に示す
半導体記憶装置が得られる。

なお、上記実施例では、キャパシタ絶縁膜２０を熱酸化
した窒化膜で形成したが、Ｔａ２０５膜のような高誘電
率の膜、あるいは窒化膜とＴａ２０５膜とを組合わせて
作った多層絶縁膜を使用すると、より大きな容量を待っ
た半導体記憶装置が得られる。

また、本実施例では、セルプレート電極２２を満１５の
内壁面に沿って形成したが、多結晶シリコンを溝１５の
中に完全に埋込んで形成してもよい。

第４図は、この発明の他の実施例の平面図である。第４
図において、■−■線に沿う断面図は第２図に示すもの
と同一である。

第４図に示す実施例は、以下の点を除いて、第１図およ
び第２図に示すものと同様であり、相当する部分には同
一の参照番号を付し、その説明を省略する。

第１図に示す実施例では、導電性部材４３か溝１５を取
囲むように形成されているか、本実施例では満１５の両
側に導電性部材４３１と導電性部材４３２が分離して形
成されている。この実施例にかかる半導体装置において
は、第４図および第２図を参照して、溝１５の内壁面に
形成されたストレージノード１６とキャパシタ絶縁膜２
０とセルプレート電極２２とから溝型の第１のキャパシ
タが形成され、溝１５の一方の側に設けられた導電性部
材４３１とキャパシタ絶縁膜２０とセルプレート電極２
２とから第２のキャパシタが形成され、１ｍ１５の他方
の側に設けられた導電性部材４３２とキャパシタ絶縁膜
２０とセルプレー１・電極２２とから第３のキャパシタ
か形成されている。

第１のキャパシタと第２のキャパシタと第３のキャパシ
タは、キャパシタ絶縁膜２０とセルプレー１・導電２２
を共有しているので、第１−のキャパシタと第２のキャ
パシタと第３のキャパシタは並列に結合されていること
になる。このような＃、１．７成であっても、実施例と
同様の効果を実現する。

以上、本発明を要約すると次のとおりである。

（１）　特許請求の範囲第１項に記載のものにおいて、
上記トランジスタは上記半導体基板の主表面に形成され
たソース領域およびドレイン領域を含み、上記第２導電
領域は上記ソース領域もしくはドレイン領域に接続され
る。

（２、特許請求の範囲第１項に記載のもののにおいて、
上記トランジスタは上記半導体基板の主表面上にゲート
絶縁膜を介して設けられたゲート電極を含み、上記導電
性部Ｈの外縁は上記ゲート電極の上方位置にまで延びて
いる。

（３）　特許請求の範囲第１項に記載のものにおいて、
上記半導体基板の主表面には素子と素子とを分離するた
めの分離酸化膜が設けられており、゛　上記導電性部材
の外縁は上記分離酸化膜の上方位置にまで延びている。

（４）　特許請求の範囲第１項に記載のものにおいて、
上記導電性部材は上記溝を取囲むように、没けられてい
る。

（５）　上記第４項に記載のものにおいて、上記導電性
部材の内方端面と、上記溝の内壁面とは、同一平面上に
形成されている。

（６）　特許請求の範囲第１項に記載のものにおいて、
上記導電性部材は多結晶シリコンで形成される。

（７）　特許請求の範囲第１項に記載のものにおいて、
前記導電性部材は前記溝の両側に設けられている。

（８）　特許請求の範囲第２項に記載のものにおいて、
上記溝型キャパシタの溝の形成は、上記導電性部材より
も上記半導体基数を選択的にエツチングする高選択性エ
ツチング条件のもとで自己整合的に行なわれる。

［発明の効果コ 以上説明したとおり、この発明にかかる半導体記憶装置
によれば、溝の内壁に形成された第１の導電領域、キャ
パシタ絶縁膜およびセルプレート電極とからなる溝型の
第１のキャパシタと、溝の周辺部に設けられた導電性部
材、キャパシタ絶縁膜およびセルプレート電極とからな
る第２のキャパシタを備える。それゆえに、この半導体
記憶装置では、従来の溝型キャパシタのみを備える半導
体記憶装置と比べて、第２のキャパシタの記憶容量分だ
け、記憶容量か増大する。したがって、従来の半導体記
憶装置の記憶容量と同じものを得ようとするならば、溝
の深さを浅くてきる。その結果、量産性が向上する。ま
た、第２のキャパシタは）なの周辺部上に形成されるの
で、集積度は何ら減少しない。また、この発明の他の局
面に従う半導体記憶装置の製造方法によれば、半導体琶
板の主表面に溝を形成するにあたって、高精度のマスク
合わせは要求されない。その結果、生産性か著しく向上
するという効果を奏する。

【図面の簡単な説明】

第１図は、この発明の一実施例にかかる半導体記憶装置
の平面図である。 第２図は、第１図における■−■線に沿う断面図である
。 第３Ａ図〜第３に図は、この発明の一実施例にかかる半
導体記憶装置の製造工程の断面図である。 第４図は、この発明の池の実施例にかかる半導体記憶装
置の平面図である。 第５図は、一般のＲＡ　Ｍの構成の一例を示すブロック
図である。 第６図はメモリセルの書込／読出動作を説明するために
示されたダイナミック型メモリセルの等価回路図である
。 第７図は、溝型キャパシタを備えた従来の半導体記憶装
置の平面図である。 第８図は、第７図における■−■線に沿う断面図である
。 第９Ａ図〜第９Ｇ図は、第８図に示す半導体記憶装置の
製造工程を断面図で示したものである。 第１０図は、ｌｔ型キャバンタとスタックドキャパシタ
の両方を備えた従来の半導体記憶装置の断面図である。 図において、１１は半導体基板、１４はゲート電極、１
５は溝、１６はストレージノード、１７゜１８はソース
／ドレイン領域、１９は不純物拡散層、２０はキャパシ
タ絶縁膜、２２はセルプレートである。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）溝型キャパシタに蓄えられた電荷の有無によって
   情報を記憶する半導体記憶装置であって、 主表面を有する半導体基板と、 前記半導体基板上に形成されたトランジスタと、前記半
   導体基板の主表面に形成された溝と、前記溝の内壁面に
   形成された第１の導電領域と、前記半導体基板の主表面
   に設けられ、前記第１導電領域と前記トランジスタとを
   電気的に接続する第２導電領域と、 前記第２導電領域上に、該第２導電領域と接触するよう
   に設けられた導電性部材と、 前記導電性部材の露出面および前記溝の内壁面を覆うよ
   うに連続的に設けられたキャパシタ絶縁膜と、 前記キャパシタ絶縁膜を覆うように設けられたセルプレ
   ート電極と、 を偏えた半導体記憶装置。
2. （２）溝型キャパシタに蓄えられた電荷の有無によって
   情報を記憶する半導体記憶装置の製造方法であって、 半導体基板の主表面上にトランジスタのゲート電極を形
   成する工程と、 前記半導体基板の主表面上であって、かつ前記ゲート電
   極の両側に位置する部分に、第１の不純物拡散層を形成
   する工程と、 前記第１の不純物拡散層を形成した後、前記半導体基板
   の主表面上に導電性部材を堆積する工程と、 少なくとも前記溝型キャパシタを形成すべき領域の上部
   分に所望の形状の開口部ができるように、前記導電性部
   材をパターニングする工程と、前記溝型キャパシタ用の
   溝を形成するために、前記開口部が形成されることによ
   って露出した前記半導体基板の主表面の一部を選択的に
   エッチング除去する工程と、 前記溝の少なくとも側壁面に、第２の不純物拡散層を形
   成する工程と、 前記導電性部材の露出面および前記溝の内面を覆うよう
   に、キャパシタ絶縁膜を形成する工程と、前記キャパシ
   タ絶縁膜の上にセルプレート電極を形成する工程と、 を備えた半導体記憶装置の製造方法。