JPS6240765A - 読み出し専用半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は高集積化が達成できる読み出し専用半導体記
憶装置およびその製造５方法に関する。

［発明の技術的背景とその問題点］ 一般に、読み出し専用半導体記憶装置く以下、Ｒ，ＯＭ
と称する）は、ウェハ製造工程の途中でマスクを用いて
データが書き込まれるため、マスクプログラムＲＯＭと
呼ばれている。このマスクプログラムＲＯＭでデータの
書き込みに広く採用されている方式としては、コンタク
ト方式、トランジスタの有無によりデータを書き込むい
わゆるＳＤＧ　（ソース、ドレイン、ゲート）方式、ト
ランジスタのしきい値電圧を書き込みデータ楊応じて異
ならせる方式、の三つｉがある。

他方、メモリセルの回路構成に基づ＜ＮＯＲ型ＲＯＭと
ＮＡＮＤ−ＮＯＲ型ＲＯＭという方式の分は方も有り、
さらにＲＯＭをシステム側からみると同期型ＲＯＭと非
同期型ＲＯＭというような分は方もある。そして高速動
”作に適したＲ　ＯＭとしてはＮＯＲ型ＲＯＭが、低速
で良い場合にはＮＡＮＤ−ＮＯＲ型ＲＯＭがそれぞれ使
用されることが多い。

上記のような方式によるＲ　ＯＭの分は方のうち、高速
動作に適したＮＯＲ型ＲＯＭには、その回路設計の容易
さ、データ書き込みの容易さおよび確実さに加えて、デ
ータの書き込み工程が全工程の後半にあることから生産
対応上の効果があるコンタクト方式を採用することが多
い。

第５図はこのコンタクト方式を採用した従来のＲＯＭの
メモリセル部分の構成を示すパターン平面図である。図
中、破線で囲んだ領域が一つのメモリセル１であり、複
数のメモリセル１が横方向および縦方向にマトリクス状
に配列されている。

一つのメモリセル１は一つのＭＯＳトランジスタで構成
され、さらにこのＭＯＳトランジスタはドレイン領域と
なる拡散領域２、図中横方向に配列された複数のＭｏＳ
トランジスタの共通ソース領域となる拡散領域３、横方
向に配列された複数のＭＯＳトランジスタの共通ゲート
電極となる多結晶シリコンにより構成されたワード線４
とから構成されている。そして図中縦方向に配列された
複数のＭｏＳトランジスタのドレイン（拡散領域２）は
、書き込みデータに応じて選択的に設けられたコンタク
トホール５を通じて、アルミニュームにより構成された
データ線６に接続されている。

第６図はこのようなパターンを有丈るＲＯＭの等価回路
図である。コンタクト方式のＲＯＭはその名の通りウェ
ハプロセスのコンタクト形成時にデータの書き込みを行
なうため、前記コンタクトホール５によるコンタクトの
有無がデータの″′１′ルベル　ｕ　Ｑ　Ｉｔレベルに
対応している。

ところで、第５図のようなパターンを有するＲＯＭでは
、メモリセル用ＭＯＳトランジスタのドレイン領域とな
る拡散領域２はコンタクトホール５を介してデータ線６
に接続されている。ここでこの拡散領域２はシリコンに
よって構成されており、他方、データ線６はアルミニュ
ームにより構成されている。シリコンとアルミニューム
では仕事関数が異なり、仕事関数が異なる材料どうしの
接触抵抗を十分に小さくするためにはコンタクトホール
の面積を大きくとる必要がある。しかも基板との短絡を
防止するためにコンタクトホールの周囲と拡散領域の周
囲との間の距離も十分とる必要がある。このために、各
ドレイン領域の占有面積が広くなり、大きな記憶容量の
ＲＯＭの場合にはチップ面積が大きくなって価格の上昇
をもたらすという不都合が生じる。

そこで本発明者は上記従来のＲＯＭが持つ欠点を除去す
る目的で、第７図のようなパターン平面図および第８図
の断面図に示すようなＲＯＭを発明した。このＲＯＭは
特願昭５８−７５０２６号の願書に添付された明ｍｍお
よび図面に記載されているものであり、以下、これにつ
いて説明する。

このＲＯＭはＮチャネルＭＯＳトランジスタをメモリセ
ルとして用いたものであり、第７図中、破線で囲んだ領
域が一つのメモリセル１０となっている。そして複数の
メモリセルが横方向および縦方向にマトリクス状に配列
されている。前記第５図の場合と同様に一つのメモリセ
ルは一つのＭＯＳトランジスタで構成されている。Ｐ型
のシリコン半導体基板１１上には各メモリセル１０のド
レイン領域となるＮ＋型領領域１２拡散等の方法により
形成される。さらに上記基板１１上には、図中、横方向
に配列された複数のメモリセルの共通ソース領域となる
Ｎ“型領域１３が拡散等の方法により、横方向に延長し
て形成される。また横方向に配列された複数のメモリセ
ルにおいて、各Ｎ＋型領領域２．１３間をまたぐように
、複数のメモリセルの共通ゲート電極となる第１層目の
多結晶シリコンで構成されたワード線１４が延長して設
けられている。さらに各メモリセルのドレイン領域とな
るＮ＋型領領域１２表面は、横方向に配列された２列分
のメモリセル毎に共通に開孔されたコンタクトホール１
５を介して、第２層目の多結晶シリコンで構成された配
線１６と接続されており、この配線１６の端部は前記共
通ゲート電極であるワード線１４上まで延在するように
設けられている。横方向に配列された複数のメモリセル
には、ドレインであるＮ＋型領領域１２書き込みデータ
に応じて選択的に設けられたコンタクトホール１７を介
してアルミニュームにより構成されたデータ線１８に接
続されている。

第８図は上記第７図のパターン平面図のＡ−Ａ′線に沿
った一つのメモリセルの断面構造を示す。図において２
０は素子分離用のフィールド酸化膜であり、２１はワー
ドｔｓ１４の下部に設けられているゲート酸化膜であり
、２２ないし２４はそれぞれ酸化膜である。なお、上記
フィールド酸化膜２０下部の基板１１の表面には反転防
止層２５が設けられている。

このような構成のＲＯＭは、メモリセル用トランジスタ
のドレイン領域であるＮ１型＠域１２に対し、アルミニ
ュームで構成されたデータ線１８を直接に接続するので
はなく、まずＮ＋型領領域１２表面の一部にコンタクト
ホール１５を介して多結晶シリコンで構成された配ＪＩ
１１６を接続し、さらにこの配線１６を書き込みデータ
に応じて選択的に設けられたコンタクトホール１７を介
してアルミニュームからなるデータ線１８と接続するよ
うにしたものである。なお、上記配線１６はワード線１
４上まで延長されている。ここでＮ１型領域１２と配線
１６とはともにシリコンを構成材料としているので仕事
関数は等価である。このため、両者間の接触抵抗は接触
面積がせまくとも十分に低くでき、これによりコンタク
トホール１５のＮ＋型領領域１２上面積を縮小化できる
。さらにこのコンタクトホール１５を介してＮ＋型領領
域１２配線１６とを接続する際に、フィールド酸化膜２
０側はセルファライン構造にでき、コンタクトホール１
５はワード線１４側にのみ適度な距離を保てばよい。従
って、Ｎ＋梨型領域２自体の面積を十分小さくでき、メ
モリセルで換算して前記第５図のものよりも２０ないし
５０％程度縮小化できる。

他方、互いに仕事関数が異なるアルミニューム、多結晶
シリコンによりそれぞれ構成された前記データ線１８と
配線１Ｇの接続を行なう場合、配線１６はワード線１４
の上方まで延長されており、その平面的な距離がＮ＋型
領領域１２りも十分長くされているので、データ線１８
と配置１６との接触部分であるコンタクトホール１７の
面積はＮ＋型領領域１２面積にかかわらず十分広くとる
ことができる。これにより、コンタクトホールの面積で
決定される接触抵抗の大きさに基づくＭｏＳトランジス
タの電圧、電流特性の劣化を起こすこともなく、高密度
化が可能となる。

ところが、上記第７図および第８図に示すようなＲＯＭ
でも、さらに大容量化実現のため、より微細化が進むと
、ベリード方式のコンタクトホール１５の形成に関して
、アライメント誤差のための寸法余裕を見込んだ第８図
中の距＠ａをある程度とる必要があり、またコンタクＩ
・ホール１５の面積を十分に確保する際の誤差による寸
法余裕を見込だ第８図中の距１ｂもある程度とる必要が
ある。

そして、これらの距離ａ、ｂがセルの大きな部分を占め
ることが問題となってくる。このことはコンタクトホー
ル１７の形成についても同様であり、第７図に示したア
ライメント誤差のための寸法余裕を見込だ距ｌ１Ｉｌｉ
ｃ、　ｄがセルの大きな部分を占めることが問題となっ
てくる。マスクアライメントの精度を上げることには限
界があるので、上記のような寸法余裕を小さくすること
にも限界がある。

また、高密度化を実現するため、コンタクトの面積を小
さくすると、アルミニュームのグレインサイズの関係等
からコンタクト抵抗が大きくなってしまう。これを防止
するため、グレインサイズの小さなバリア金属等を配線
材料として使用することも考えられるが、この場合には
プロセスを大幅に変更する必要があり、製造工程が複雑
化するという問題が発生する。

［発明の目的］ この発明は上記のような事情を考慮してなされたもので
ありその目的は、メモリセルの高集積化が実現でき、か
つ製造工程の大幅な変更を伴わずに製造することができ
る読み出し専用半導体記憶装置およびその製造方法を提
供することにある。

［発明の概要］ 上記目的を達成するためこの発明にあっては、一方導電
型の半導体基体と、上記基体上で上下を第１および第２
絶縁膜ではさまれるように形成される三層構造のゲート
電極と、上記ゲートＮ極に対して自己整合的にかつ互い
に離間して形成される他方導電型の一対の第１半導体領
域と、上記ゲート電極の少なくとも上記一方の第１半導
体領域側の側面に形成される側壁状の第３絶縁膜と、上
記側壁状の第３絶縁膜に対して自己整合的に少なくとも
上記一方の第１半導体領域内に形成され。

この半導体領域よりも深くかつ不純物濃度が高い他方導
電型の第２半導体領域と、少なくとも一部が上記ゲート
電極の上方まで延在し上記第２半導体領域の表面と接触
するように形成される他方導電型の不純物を含有する第
１配線層と、書き込みデータに応じて上記第１配線層の
表面上に選択的に形成され電気的な絶縁性を有する第４
絶縁層と、上記第１配線層表面上に形成され上記第４絶
縁層の存在の有無に応じて上記第１配線層の表面と選択
的に接触する第２配線層とを具備した読み出し専用半導
体記憶装置が提供されている。

［発明の実施例］ 以下、図面を参照してこの発明の詳細な説明する。第１
ａ図ないし第１ｆ図はこの発明に係る記憶装置の製造工
程を順次示す断面図である。この記憶装置はＮチャネル
ＭｏＳトランジスタをメモリセルとして使用するＲＯＭ
に実施した場合のものである。

まず、第１ａ図に示すように、Ｐ型のシリコン半導体基
板３１に選択酸化を施してフィールド酸化膜３２を形成
し、素子分離を行なう。次に熱酸化法等により基板３１
の露出面にゲート酸化Ｉ！１３３を形成する。このゲー
ト酸化ｌｌｌ３３の形成の後、このゲートａ化１ｉ１３
３上に、例えばＣＶＤ法（化学的気相成長法）により、
リンを含有した第１層目の多結晶シリコン層を４０００
人ないし６０００人の厚みに堆積形成する。ここでこの
多結晶シリコン層は最初、不純物がドープされていない
状態で形成し、その後、　　　″不純物としてのリンを
ドープするようにしてもよい。次に熱酸化法により上記
多結晶シリコン層を酸化するか、もしくはＣＶＤ法によ
り、この多結晶シリコン層上に４０００人程度０酸化膜
３４を全面に形成し、引続きＰＥＰ（写真蝕刻技術）お
よび図示しないレジストをマスクと゛したＲＩＥ（リア
クティブ・イオン・エツチング）技術によりこの酸化膜
３４をバターニングする。そして次にこのバターニング
で残された酸化膜３４をマスクとしてＲＩＥ技術により
上記ゲート酸化、１１３３および多結晶シリコン層をエ
ツチングして、上下が絶縁膜（シリコン酸化膜）によっ
てはさまれた多結晶シリコン層からなるゲート電極３５
を形成する。次に酸化膜３４、ゲート電極３５およびゲ
ート酸化膜３３からなる三層構造３６をマスクにして、
Ｎ型不純物、例えばリンまたはヒ素のイオン注入を行な
い、基板３１の表面に浅いＮ型のドレイン領域３７およ
びソース領域３８を形成する。

次に第１ｂ図に示すように、ＣＤＶ法により、全面に４
０００人程度０厚みの低温酸化膜３９を形成する。

次に第１Ｃ図に示すように、ＲＩＥ技術の異方性を利用
して、上記低温酸化膜３９をエッチバックし、上記三層
構造３６のドレイン領域３７およびソース領域３８側の
壁面にのみ低温酸化膜３９を残して側壁状の酸化１１３
９Ａ、　３９３を形成する。

次に第１ｄ図に示すように、上記三層構造３６およびそ
の壁面に形成された酸化１１３９Ａ、３９１３をマスク
として、Ｎ型不純物、例えばリンまたはヒ素のイオン注
入を行ない、上記Ｎ型のドレイン１１１３１およびソー
ス領域３８内に、より深くかつ不純物濃度の高いＮ型領
域４０および４１を形成する。次に全面に例えばＣＶＤ
法により、リンまたはヒ素等のＮ型不純物を含有した第
２層目の多結晶シリコン＠４２を堆積形成する。なお、
上記Ｎ型領域４０および４１は、イオン注入を行なわず
に、まず全面にＮ型不純物を含有していない第２層目の
多結晶シリコン層を堆積形成し、次に例えば低温のリン
またはヒ素の拡散等により第２層目の多結晶シリコン層
に不純物の導入を行ないつつ、上記三層構造３６および
その壁面に形成された酸化［ｌ３９Ａ、３９Ｂをマスク
として上記リンまたはヒ素のイオン注入を行ない上記Ｎ
型領域４０・および４１を同時に形成するようにしても
よい。さらに次に、上記多結晶シリコンＷ１４２上に例
えばＣＶＤ法によりシリコン窒化膜４３を１０００人な
いし２０００人程度堆積形成し、このシリコン窒化ＷＡ
４３をＰＥＰ技術によりパターニングする。このとき、
残されたシリコン窒化膜４３の端部が前記ゲート電極３
５の上方にまで延在するようにパターニングを行なう。

次に第１ｅ図に示すように、上記のパターニングで残さ
れたシリコン窒化［９４３をマスクとして用いて、例え
ば８００℃ないし１０００℃で熱酸化を行ない、シリコ
ン窒化膜４３で覆われておらず露出している上記第２層
目の多結晶シリコン層４２を酸化してその部分に絶縁１
ｌＩ４４を形成する。そしてこの工程で酸化されず残さ
れた多結晶シリコン層４２の一部が前記ドレイン領域３
７に接続された配線層４５となる。ここで予め、多結晶
シリコン層４２の酸化のマスクとして用いられるシリコ
ン窒化［９４３の端部が前記ゲート電極３５の上方にま
で延在するようにパターニングされているため、上記配
線層４５の端部も前記ゲート酸化膜３５の上方にまで延
在するように形成される。

次に第１ｆ図に示すように、前記第６図のＲＯＭのよう
に、ドレインがデータ線に接続されるものについては配
線層４５の上に残されているシリコン窒化膜４３を選択
的に除去し、ドレインがデータ線に接続されないものに
ついては配線ｌ１４５の上に残されているシリコン窒化
膜４３をそのまま残した状態で、全面にアルミニューム
層４６を堆積形成し、これをパターニングする。

このような工程で製造されるＲＯＭの４ビツトのメモリ
セル部分のパターン平面図を第２図に、この第２図中の
Ｂ−８’線に沿った断面図を第３図にそれぞれ示す。

第２図および第３図においてゲート電極３５はワード線
として使用され、アルミニューム層４６はデータ線とし
て使用される。そして破線で囲こんだ領域が一つのメモ
リセルであり、第３図において左側に位置するセルのド
レイン領域３７が配線層４５を圧してデータ線であるア
ルミニューム層４６に接続されており、右側に位置する
セルのドレイン領域３７は絶縁膜である窒化ｌ［４３の
存在により、データ線であるアルミニューム層４６に接
続されていない状態が示されている。

ここで第２図および第３図に示されるＲ　ＯＭのメモリ
セルは、第８図に示す従来のものに比べ、ベリード形式
のコンタクトホールが前記酸化膜３９Ａ、３９Ｂの形成
時にセルフアライメントで形成されるので、前記第８図
中の距離ａで示されるＰＥＰ時に発生するマスクアライ
メント誤差を保障するための距離はほとんど不要となる
。また、同様に素子分離用のフィールド酸化！Ｉ！３２
に対し、マスクアライメント誤差を保障するための距離
を含む前記第８図中の距離すもその保障弁が不必要なた
め、この距！１ｂは従来のほぼ半分にすることができる
。さらにアルミニューム層４６のコンタクトパッドとな
る配線層４５がシリコン窒化膜４３をマスクとして形成
され、しかもこのシリコン窒化膜４３を除去するという
だけのプロセスでセルファライン的にコンタクトパッド
４５そのものがコンタクトとして形成されるので、ＰＥ
Ｐにより発生するマスクアライメント誤差による前記第
７図中の距離Ｃは発生しない。このため、このＲＯＭで
は、従来に比べて各メモリセルの寸法をワード線方向お
よびデータ線方向でともに縮小化できる。そして従来と
同−設計基準で製造した場合、上記実施例によるセルの
占有面積は従来セルの約６０％に縮小化でき、高密度化
が実現される。しかもこの実施例のＲＯＭを製造する際
のプロセスは従来技術の延長でよく、特殊な工程を含ま
ないので信頼性も高くできる。

さらに、ドレイン領域３７およびソース領域３８は互い
にセルファラインの二重拡散工程により形成されるので
、なだらかな不純物濃度勾配を持ったものにされ、メモ
リセル用ＭＯＳトランジスタとして高耐圧のものが得ら
れるとともに低抵抗の拡散配線が得られる。

第４８図ないし第４ｆ図はこの発明の他の実施例に係る
記憶装置の製造工程を順次示す断面図である。第４ａ図
と第４ｂ図の工程は前記第１図の場合と同様であるので
説明は省略する。

次に第４Ｃ図に示すように、ソース領域３８上にＰＥＰ
用のマスクを選択的に形成し、ＲＩＥ技術により上記低
温酸化膜３９をエッチバックして、上記三層構造３６の
ドレイン領域３７の壁面にのみ前記と同様の側壁状の酸
化膜３９Ａを形成すると同時に、ソース領域３８側では
コンタクトホール５１が開孔されかつ端部がゲート電極
３５上にまで延在した酸化１１３９Ｇを形成する。

次に第４ｄ図に示すように、上記三層構造３６、そのド
レイン領域３７側の壁面に形成された酸化膜３９Ａおよ
び酸化１１３９ｃをマスクとしてＮ型不純物、例えばリ
ンまたはヒ素のイオン注入を行ない、上記Ｎ型のドレイ
ン領域３７およびソース領域３８内に、より深くかつ高
濃度のＮ型＠’４．４０および４１を形成する。次に全
面に例えばＣＶＤ法により、リンまたはヒ素等のＮ型不
純物を含有した第２層目の多結晶シリコン層４２を堆積
形成する。この場合にも前記と同様に、始めにイオン注
入を行なわず、不純物を含有していない多結晶シリコン
層４２を堆積形成し、次に不純物を導入するようにして
もよい。

さらに次に、上記多結晶シリコン雁４２上に例えばＣＶ
Ｄ法によりシリコン窒化膜４３を１０００人程度堆積形
成し、このシリコン窒化＠４３をＰＥＰ技術によりバタ
ーニングする。このとき、上記ドレイン領域３７上に残
されたシリコン窒化ｌ１ｌＩ４３の端部が前記ゲート電
極３５の上方にまで延在するようにバターニングを行な
う。

次に第４ｅ図に示すように、上記のバターニングで残さ
れたシリコン窒化ＷＡ４３をマスクとして、用いて、例
えば８００℃ないし１０００℃で熱酸化を行ない、シリ
コン窒化１１ＪＩ４３で覆われておらず露出している上
記第２１目の多結晶シリコン層４２を酸化してその部分
に絶縁膜４４を形成する。そしてこの工程で酸化されず
残された多結晶シリコン層４２の一部が前記ドレイン領
域３７に接続された配線層４５およびソース領域３８に
接続された配線Ｈ５２となる。

ここで予め、多結晶シリコン層４２の酸化のマスクとし
て用いられるドレイン領域３７上に残されたシリコン窒
化ｌ！４３の端部は前記ゲート電極３５の上方にまで延
在するようにバターニングされているため、上記配線層
４５の端部も前記ゲート電極３５の上方にまで延在する
ように形成される。

次に第４ｆ図に示すように、前記第６図のＲＯＭのよう
に、書き込むデータに応じて、ドレインがデータ線に接
続されるものについては配線層４５の上に残されている
シリコン窒化膜４３を選択的に除去し、トレインがデー
タ線に接続されないものについては配線層４５の上に残
されているシリコン窒化ｍ４３をそのまま残した状態で
、また、回路上にアルミニューム配線と接続すべきノー
ドでは配線層５２の上のシリコン窒化膜４３を選択的に
除去した状態で、全面にアルミニューム層４６を堆積形
成し、これをバターニングする。

このような工程で製造されるＲＯＭにおいても、メモリ
セルはデータ線方向およびワード線方向の両方向で大幅
に縮小化することができ、製造工程も従来とほとんど変
りない。

［発明の効果］ 以上説明したようにこの発明によれば、メモリセルの高
集積化が実現でき、かつ製造工程の大幅な変更を伴わず
に製造することができる読み出し専用半導体記憶装置お
よびその製造方法を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る装置を製造する際の
製造工程を順次示す断面図、第２図は上記工程により製
造された装置のパターン平面図、第３図は第２図中のＢ
−Ｂ’線に沿った断面図、第４図はこの発明の他の実施
例に係る装置を製造する際の製造工程を順次示す断面図
、第５図は径異なるＲＯＭのメモリセルの構成を示すパ
ターン平面図、第身図はそのＡ−Ａ’線に沿った断面図
である。 ３１・・・Ｐ型のシリコン半導体基板、３２・・・フィ
ールド酸化膜、３３・・・ゲート酸化膜、３４・・・酸
化膜、３５・・・ゲート電極、３６・・・三層構造、３
７・・・ドレイン領域、３８・・・ソース領域、３９・
・・低温酸化膜、４０．４１・・・Ｎ型領域、４２・・
・第２層目の多結晶シリコン層、４３・・・シリコン窒
化膜、４４・・・絶縁膜、４５・・・配線層、４６・・
・アルミニューム層。 出願人代理人　弁理士　鈴江武彦 第１ｂ図 第１ｃ図 第１ｄ図 第１ｅ図 第１ｆ図 第２図 ｊｌｌ　　Ａｄ図 第４ｅ図 第４ｆ図　゛ 第５図 第６図

Claims (1)

【特許請求の範囲】
1. （１）一方導電型の半導体基体と、上記基体上で上下を
   第１および第２絶縁膜ではさまれるように形成される三
   層構造のゲート電極と、上記ゲート電極に対して自己整
   合的にかつ互いに離間して形成される他方導電型の一対
   の第１半導体領域と、上記ゲート電極の少なくとも上記
   一方の第１半導体領域側の側面に形成される側壁状の第
   ３絶縁膜と、上記側壁状の第３絶縁膜に対して自己整合
   的に少なくとも上記一方の第１半導体領域内に形成され
   、この半導体領域よりも深くかつ不純物濃度が高い他方
   導電型の第２半導体領域と、少なくとも一部が上記ゲー
   ト電極の上方まで延在し上記第２半導体領域の表面と接
   触するように形成される他方導電型の不純物を含有する
   第１配線層と、書き込みデータに応じて上記第１配線層
   の表面上に選択的に形成され電気的な絶縁性を有する第
   ４絶縁層と、上記第１配線層表面上に形成され上記第４
   絶縁層の存在の有無に応じて上記第１配線層の表面と選
   択的に接触する第２配線層とを具備したことを特徴とす
   る読み出し専用半導体記憶装置。（２）一方導電型の半
   導体基体に上下を第１および第２絶縁膜ではさまれるよ
   うに三層構造のゲート電極を形成する工程と、上記ゲー
   ト電極をマスクとして用いて他方導電型の不純物を導入
   することにより、自己整合的にかつ互いに離間して他方
   導電型の一対の第１半導体領域を形成する工程と、全面
   に絶縁膜を堆積し、この絶縁膜を異方性エッチング技術
   を用いて全面エッチング処理し、上記ゲート電極の少な
   くとも上記一方の第１半導体領域側の側面に側壁状の第
   ３絶縁膜を形成する工程と、上記ゲート電極および上記
   側壁状の第３絶縁膜をマスクとして用いて他方導電型の
   不純物を導入することにより、これらゲート電極および
   第３絶縁膜に対して自己整合的に少なくとも上記一方の
   第１半導体領域内にこの半導体領域よりも深くかつ不純
   物濃度が高い他方導電型の第２半導体領域を形成する工
   程と、全面に導電体層を堆積形成し、さらにこの上に耐
   酸化性および電気的絶縁性を有する第４絶縁膜を堆積形
   成する工程と、上記第４絶縁膜をパターニングし、かつ
   パターニングされた第４絶縁膜をマスクとして用いて上
   記導電体層を選択酸化することにより、少なくとも一部
   が上記ゲート電極の上方まで延在し上記第２半導体領域
   の表面と接触するような他方導電型の不純物を含有する
   第１配線層を形成する工程と、上記第１配線層の表面上
   に残された第４絶縁膜からなるマスクを書き込みデータ
   に応じて選択的に除去し、この上に導電体層を堆積形成
   して上記第１配線層の表面と選択的に接触する第２配線
   層を形成する工程とを具備したことを特徴とする読み出
   し専用半導体記憶装置の製造方法。